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数字电子实习报告 报时式数字钟 姓名： 班级： 学号： 院系： 指导教师： 实习日期：2014年5月26日-5月30日 目 录 实习目的和任务……………………………………….…..…2 软件介绍……………………………………………..……..…2 电路设计……………………………………………..……..…3 原理图与仿真结果……………………………………………3 实习体会………………………………………………………18 参考文献………………………………………………………18 老师评语………………………………………………………19 实习目的和任务（宋体四号字加黑） 正文宋体小四号字 1．巩固和加强《数字电子技术》课程的理论知识，掌握数字逻辑和电子电路的相关知识； 2．加强集成电路的运用能力，提高数字电子电路实践技能及仪器使用技巧； 3．理解中规模数字电子集成电路的结构、工作原理及其应用方法； 4．掌握运用中规模数字电子集成电路构成数字电子电路的设计思路和设计方法，了解电子产品研制、开发过程； 5．掌握数字电子电路的组装与调试方法及故障排除方法； 6．熟悉查阅手册和文献资料的方法，培养独立分析问题和解决问题的能力，培养创新能力和创新思维； 设计并制作一台能显示小时，分，秒的数字钟，具体要求如下： 1能完成小时，分，秒显示24小时计数功能； 2能完成整点报时功能，要求当数字钟的分秒计数器计到59分51秒时，驱动音响电路，四低一高，最后一声高音结束； 3完成对时和分的校时，对秒计数器清零； 4采用层次化，原理图设计，并对模块进行功能仿真； 5对所完成的设计进行编译，综合，编程下载，并完成硬件调试。 二、软件介绍 Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。Altera 公司针对CPLD器件推出了相应设计软件，目前主要是第三代MAX+PLUSII和第四代Quartus。MAX+PLUSII提供了与结构无关的设计环境，是一个集成化的可编程逻辑设计环境，支持FLEX、MAX和Classic系列器件。Max+plusⅡ开发系统的特点 　　1、开放的界面 　　Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 　　2、与结构无关 　　Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 　　3、完全集成化 　　Max+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。 　　4、丰富的设计库 　　Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。 　　5、模块化工具 　　设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。 　　6、硬件描述语言（HDL） 　　Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。 　　7、Opencore特征 Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。Max+plusⅡ的设计过程 设计流程 使用Max+plusⅡ软件开发设计流程由几部分组成。 ①设计输入。可以采用原理图输入、文本输入方式。 ②编译，先根据设计要求设定编译参数和编译策略，如器 的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、 延时信息文件及编程文件，供分析仿真和编程使用。 ③仿真。包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。 ④器件编程与验证。用经过仿真确认后的编程文件通过编程器将设计下载到实际芯片中，最后测试芯 Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境Altera是世界上最大可编程逻辑Max+plusⅡ开发平台，采用层次化，自下而上的设计方法，