数字集成电路设计组合逻辑电路要点.ppt

Mkp起电荷保持作用。由于预充电使所有输入置0，所以要得到同相和反相信号，必定有一个输出产生翻转。 书上的f2=G·H为错误。本电路常用于超前进位加法器中。 Compound domino。利用组合多米诺，较大的（上下）堆叠的动态结构可由扇出较小的并行结构及复CMOS门所代替。 Np实际上不属于多米诺逻辑。 若要将n块直接连到n块，仍需加反相器，如多米诺逻辑一样。 如AND2门电路，输入必须是a和a 此结构已在准nMOS一节讲过，这里仅给出更一般的情况。//锁存器举例： Sw2闭合→f=0→Mp1导通→f=1→Mp2截止→f=0得以保持。// 书上右侧的f未写成f，有误 互补传输管逻辑简称CPL。书上左图右符号为a，而不是a非，我认为有错。 可见，同一拓扑结构，只要改变输入变量组合就能实现不同的逻辑（OR、AND、XOR等），所以CPL可以作为逻辑电路的基本单元。 多个输入、单个输出时，就需要选择。选择的依据体现在控制端，2个输入需要1位控制端，m位控制端可以控制2m个输入。//s=0时输出p0，s=1时输出p1。据此很容易写出真值表。//Verilog语法：module开始行后需加分号，结束行无需加；所有常量列表均为输出在前，输入在后；本书中所有黑体字均为Verilog的保留字。 同一个逻辑可以用不同的电路来实现之，实现方式好坏的判据是管子数尽量少、连线尽量简单、延迟小、无传输电压损失等。// NAND2电路中s接的第一个非门从功能上讲似乎多余，估计为缓冲门。 四选1至少需要两个控制端，即s1和s2。根据s1和s2的四种组合值，来确定f为p1~p2的哪一个。//Verilog条件语句（s0?p3:p2)的含义是：若s0=1，则取p3；s1=0，则取p2。 此门级实现是基于NAND（3输入和4输入）。//门级描述中的~s1为s1的“非”。同类型的门可以用一个nand语句来描述，描述之间用逗号隔开。门级描述每个节点必有编号，如W1～W4为输出NAND4门的输入端节点。门的变量表和module的变量表一样，输出端口在前，输入端口在后。 1.所有内部节点必须有标注，书上图没有内部节点标注。 2.因为是纯nMOS管，输出必须加缓冲器来实现全幅输出（弥补阈值电压损失）。 DCVSL意为差分串联电压开关逻辑（Differential Cascode Voltage Switch Logic），是双轨逻辑的一种。注意，A下是A非，B下是B非。PDN1和PDN2不会同时导通。// 它是差分逻辑和正反馈的结合，抑制了准nMOS的低电平及静态功耗问题。 同样面积的静态与非门的延时约为200ps。传播延时定义为一个边沿与另一个边沿在50％处的时间间隔。这里假定A、B同时从0到1，A’、B’同时从1到0。 这种公用有利于减少面积。 C2MOS称为时钟控制CMOS。 输出为高阻态下的输出电压由输出电容上的电荷来维持。输入加1个静态反相器，即成为非反相的三态缓冲器电路，应用非常广泛。 Th称为维持时间。 对于这种非线性关系，只有数值解，无解析解。 Vth称为热电势。 预充电可以节省输出往高电平转换的时间，但不能节省输出往低电平转换的时间（反而加长）。 预充电Precharge,求值Evaluate。如果没有Mn，则当下拉器件和预充电器件同时导通时，VDD与地之间将有静态电流流过。 PDN表示下拉nFET逻辑链，PUN表示上拉nFET逻辑链。下拉n网络最为多用。用PMOS管亦能构成动态CMOS电路，但速度较慢。 N为扇入。//动态CMOS为前级门提供的电容只有静态CMOS的1/2，且不存在开关过程中上拉链和下拉链同时导通的情况（求值时上拉链不导通），故无短路电流。// 动态CMOS需要预充电时间，这对速度是不利的，但在设计整个数字系统中可以把预充电时间与其他系统功能统一起来。例如一个微处理器中运算单元的预充电可以与指令译码同时进行，这样就不需要额外安排时间来预充电。 假定所有输入连到一起，且输入为0到VG的低到高（高电平远小于VDD，故为毛刺，不是正常触发电平）的翻转。 此版图未考虑电特性对称问题。 动态逻辑比静态电路能获得更高的性能，但要使动态电路能够正确工作，需要考虑几个重要问题。这些问题包括电荷泄漏（Charge Leakage）、电荷分享、电容耦合、时钟馈通等。下面将几个主要问题分析一下。 通常亚阈区电流对漏电的贡献是主要的。//注意对于输出节点而言，Mp的亚阈电流及结漏电流的方向与M1是相反的。 最后Vout的稳定电压若小于扇出逻辑门的开关阈值，就会导致错误的输出。 一般在串联PDN中才会出现这种效应。在右边这个例子中，一个nFET导通、一个nFET截止。 根据电荷守恒定律。 我们当然希望出现的是情形（1），而不是情形（2）。 电路状态转换