项目名称数字电子钟设计要点.pptVIP

基于CPLD的数字电子钟设计 【项目名称】基于CPLD的数字电子钟的设计 【项目描述】 数字钟是最常用的计时电路。本项目是要在CPLD上设计一个数字时钟，要求能以24小时为周期，可显示时、分、秒，并且具有校时功能，可以对时和分单独校时。 【项目目标】 知识目标： 1.了解数字钟的原理； 2.掌握多位共阴数码管动态扫描显示驱动及编码； 3.掌握60进制、24进制计数器的设计； 4.掌握层次化设计方法。 【项目名称】基于CPLD的数字电子钟的设计 【项目资讯】 利用可编程逻辑器件设计一个数字电子钟系统，要求能实现时、分、秒的计数等综合计时功能，同时将计时结果通过6个七段数码管显示，并且可通过三个设置键，对计时系统进行复位以及对小时、分钟进行调整，具有整点报时功能。具体数字电子钟显示格式如图1所示。 【项目名称】基于CPLD的数字电子钟的设计 【项目分析】 一、系统功能分析 数字时钟包括秒计数、分计数、时计数、数码管动态扫描译码驱动、校时电路模块等多个模块，能非常方便地对时和分进行手动调节，以校准时间，有复位功能，并能在整点时提供报时信号。 二、硬件设计思路 数字时钟电路完全由CPLD芯片实现，显示电路由外部的6位数码管来完成，秒脉冲和扫描脉冲由外部数字时钟源提供，复位、校分、校时分别由外部3个按键输入，输出分别连接到数码管的位选和段码。 三、软件设计思路 整个软件系统采用自顶向下的模块化设计方法，底层各模块的设计用VHDL语言设计，顶层用原理图将各功能模块连接起来。 【项目名称】基于CPLD的数字电子钟的设计 基于以上分析,本项目的设计分为以下三个任务： 任务一：秒计数器、分计数器、小时计数器的设计； 任务二：6位数码管动态扫描及译码驱动电路的设计； 任务三：校分、校时电路的设计。 【项目名称】基于CPLD的数字电子钟的设计 秒计数器实质上是一个60进制的计数器。其源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SECOND IS PORT(CLK:IN STD_LOGIC; RESET:IN STD_LOGIC; S_H,S_L:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); ENMIN:OUT STD_LOGIC); END SECOND; ARCHITECTURE FUNC OF SECOND IS BEGIN 【项目名称】基于CPLD的数字电子钟的设计 PROCESS(CLK) BEGIN IF RESET=1 THEN S_H=0000;S_L=0000;ENMIN=0; ELSIF(CLKEVENT AND CLK=1) THEN IF (S_H=0000 AND S_L=1001) THEN S_H=0001;S_L=0000; ELSIF(S_H=0001 AND S_L=1001) THEN S_H=0010;S_L=0000; ELSIF(S_H=0010 AND S_L=1001) THEN S_H=0011;S_L=0000; ELSIF(S_H=0011 AND S_L=1001) THEN S_H=0100;S_L=0000; ELSIF(S_H=0100 AND S_L=1001) THEN S_H=0101;S_L=0000; ELSIF(S_H=0101 AND S_L=1001) THEN S_H=0000;S_L=0000;ENMIN=1; ELSE S_L=S_L+1;ENMIN=0; END IF; END IF; END PROCESS; END FUNC; 【项目名称】基于CPLD的数字电子钟的设计 【项目实施】 一、硬件平台准备 微机一台（Windows XP系统、安装好Max+plus II等相关软件）、EDA实验箱一台、下载线一条。 二、Max+plus II VHDL文本设计输入法 1、创建工程 2、建立编辑VHDL设计文件 （1）建立VHDL设计文件 （2）编辑文本文件 （3）文本编辑器选项设置； （4）保存文本设计文件 【项目名称】基于CPLD的数字电子钟的设计 3、编译 分析综合 端子分配 全编译 4、仿真验证 （1）放置一个仿真波形文件 ①创建一个新的矢量波形文件； ②在矢量波形文件中加入输入、输出节点； ③编辑输入节点波形； （2）保存仿真波形文件 （3）仿真 （1）电路调试 （2）故障