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0.25μm mos工艺中esd关键技术研究
摘要
摘 要
随着集成电路的特征尺寸的缩小以及先进工艺技术的不断涌现，芯片往往会
产生一些可靠性方面的问题，也使得原本具有较好性能的静电防护结构的防护能
Processor)芯片时，为了缩短设计周
力大打折扣。在设计一款DSP(DigitalSignal
期，采用了一种简单而常见的标准单元结构作为此芯片IO电路和静电防护电路。
此lO标准单元能满足不同输出驱动电流的要求，但在静电防护方面却存在致命的
缺陷，致使这个芯片的防护能力大幅下降。为了给该DSP芯片提供更好的静电防
护，现需要对此IO标准单元结构进行优化，或采取更优秀的静电防护结构。论文
CMOS工艺，对
研究了常见的各种ESD防护结构的同时，针对Chartered0．2靴m
原来的lO标准单元结构进行优化设计。设计方案结合了动态浮接栅耦合结构专利
的优点，并实现了IO标准单元中的输出结构和静电防护结构相分离，并设计出同
时具有栅耦合结构和衬底触发结构优点的静电防护单元。另外，还采用了一些关
键的版图设计，有效降低了静电防护结构的触发电压和箝位电压，并获得了更好
的均匀触发特性。最终的HBM模型静电放电测试结果表明，此防护结构的HBM
模型的全芯片防护能力达到4kV，并已经成功应用于此款DSP芯片。
关键词：静电放电栅耦合结构均匀触发浮置NMOS版图设计
Abstract
advanced havebeen
technologies
舡the scaleddown，some process
technology
to
causesome
better also reliabilityproblems
toensure performance，which
developed
ofelectrostatlc
ontherobustness
causea effect
strongnegative
chip．especially
for
tobeeffective
isused chip·
circuit，which
dischargeprotection
ESD circuitsofa signal
While and DSP(digital
desi印the protection
input／output
driven
could thedifferent
standard cell，whichsati
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