深亚微米集成电的互连建模与时序优化.pdf

深亚微米集成电路的互连建模与时序优化 摘要 对于180nm乃至更低工艺水平的深亚微米集成电路，互连线成了决定 电路性能的关键因素。所以本文主要研究深亚微米工艺芯片内互连线的建 模、延迟计算及时序优化技术。 本文的研究内容主要分成四个部分。第一部分描述了以互连为核心的设 计流程。第二部分先是总结介绍了近几年前人在线电阻和线电容几何建模 上的最新成果，分析了电容结构模型中垂直耦合及水平耦合的不同程度， 总结了判断电感重要的判别条件，然后研究互连线的分类并对每一种类型 互连线建模、计算延迟及输出响应。第三部分分析了线间的串扰，并介绍 了串扰分析的流程及消除方法和具体电路。第四部分研究了插入缓冲器技 术。 由于互连线越来越重要的地位，传统的、以逻辑为中心的设计流程已经 难以满足现代Ic设计的要求，本文介绍了一种Cong等人提出的以互连为 核心的新设计流程。该流程包括互连规划、互连综合及互连布局三个主要 阶段，而互连规划和优化阶段尤其重要。 芯片内的互连线大体分成局部互连、半全局互连及全局互连三大类。本 文给出了一般深亚微米工艺下这三种类型互连线的典型特征，包括线宽、 线厚、线间距、绝缘层的厚度及介电常数等。典型情况下，局部互连及半 全局互连