2004_SOC低功耗快速测试.pdfVIP

专题报道 SOC的低功耗快速测试 陈新武，陈朝阳 （华中科技大学图像所IC设计中心， 武汉 430074） 摘要：SOC由多个芯核组成，它的测试可以分为系统级和芯核级来解决，也可以从电路结构和测试算 法两个方面来进行。测试时间长，测试数据量大，测试功耗高是系统芯片测试的难题。解决这些问题的途 径主要有：基于软件和硬件协同测试的方法；对测试向量进行处理的方法；在测试电路中使用翻转较少的 触发器的DFT结构；合理的划分片上的可测试资源。还给出了尚需进行的研究工作。 关键词：系统芯片；测试；IP芯核 中图分类号：TN407 文献标识码：A 文章编号：1003-353X(2004)11-0001-04 CHEN Xin-wu，CHEN Chao-yang ( ，Wuhan430074,China) Abstract: SOC is proposed. Key words: SOC；test；IP core 在测试模式下，功率消耗比正常工作模式下要 1引言 高出很多。为了解决测试功耗问题，许多学者从许 随着半导体技术和设计自动化工具的快速发 多不同的角度进行了有益的尝试。主要方法有：满 [3] 展，芯片的复杂性不断上升,VLSI电路需要提供广 足功耗约束的测试调度算法 ，低功耗BIST测试 [1] [4] [5] 泛的可测试性特点 。为了缩短芯片的上市时间， 向量生成算法 ，测试矢量压缩技术 ，电路划分 [6] [7] 越来越多的设计者使用嵌入式核的设计方法来设计 技术 ，低功耗ATPG生成技术 ，测试向量的排 [2] [8] [9] 系统芯片 （SOC） 。这样，SOC由多个芯核构 序技术 ，扫描路径分段技术 ，多扫描电路的交 [10] 成，而且这些芯核可能来自多个不同的开发商，因 叉扫描结构 ，利用系统芯片上的处理器、寄存 此也就有不同的芯片内建自测试策略。 器、存储器等资源进行软硬件协同设计等多种BIST [11] [12] 在SOC器件测试中，人们将越来越多的时间和 技术 ，减少翻转次数的DFT结构改进技术 精力投入到降低功耗、缩短测试时间和压缩测试矢 等。 量三个方面。而且这三个方面往往相互影响，有时 另一个SOC测试的挑战是缩短漫长的测试时 甚至是相互依赖或相互矛盾，使得测试工程师经常 间，以便降低测试的代价。基于扫描的测试由于采 需要在这些问题之间进行折中。 用串行的方法来传输测试数据，这个问题就显得尤 其重要。如今，系统芯片大量的测试数据不仅增加 基金项目：国家自然科学基金资助项目(9