常用数字电路的设计精要.ppt

第5章 常用数字电路的设计 5.1 组合逻辑电路设计 5.2 时序逻辑电路设计 5.3 存储器的设计 5.4 常用接口电路设计 5.1 组合逻辑电路设计 任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路。 用VHDL语言描述组合逻辑电路通常使用并行语句或者进程。常见的组合逻辑电路有运算电路、编码器、译码器和数据选择器等。 5.1.1 运算电路设计 1．加法器的设计 加法器有半加器和全加器两种，利用两个半加器可以构成一个全加器。 半加器和全加器有什么区别？ 半加器只是加数与被加数相加，而全加器是加数、被加数与进位值相加。所以半加器不考虑进位，而全加器要考虑进位。 【例5-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY h_adder IS PORT(a, b : IN STD_LOGIC; s, c : OUT STD_LOGIC); END h_adder; ARCHITECTURE rtl OF h_adder IS BEGIN c=a AND b; s=a XOR b; END rtl; 1位全加器可以由两个半加器和一个或门连接而成。 【例5-2】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT(a, b,ci : IN STD_LOGIC; s, co : OUT STD_LOGIC); END f_adder; ARCHITECTURE arc OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT(a, b : IN STD_LOGIC; s, c : OUT STD_LOGIC); END COMPONENT; SIGNAL s1,c1,c2:STD_LOGIC; --定义三个信号作为内部的连接线 BEGIN u1:h_adder PORT MAP(a,b,s1,c1); --例化语句 u2:h_adder PORT MAP(s1,ci,s,c2); co=c1 OR c2; END arc; 2．减法器的设计 1位全减器由两个半减器和一个或门连接而成。 【例5-3】半减器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS PORT(a, b: IN STD_LOGIC; diff, sub: OUT STD_LOGIC); END ENTITY h_suber; ARCHITECTURE rtl OF h_suber IS BEGIN sub=NOT a AND b; diff=a XOR b; END ARCHITECTURE rtl; 根据图5-3利用元件例化语句来实现1位全减器的顶层设计描述。 【例5-4】1位全减器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_suber IS PORT(a, b,subin : IN STD_LOGIC; d, subout : OUT STD_LOGIC); END f_suber; ARCHITECTURE arc OF f_suber IS COMPONENT h_suber PORT(a, b : IN STD_LOGIC; diff, sub : OUT STD_LOGIC); END COMPONENT; SIGNAL s1,c1,c2:STD_LOGIC; BEGIN u1:h_suber PORT MAP(a,b,s1,c1); u2:h_suber PORT MAP(s1,subin,d,c2); subout=c1 OR c2; END arc; 3．乘法器的设计 对于乘法器，可以通过自主编写加法器和移位寄存器来实现。但是，Quartus II给设计者提供了更高效的方法，利用集成在软件内部的参数化宏功能模块LPM-MULT可以非常方便的实现乘法器。 5.1.2 编码器设计 【例5-5】8-3编码器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY priencoder IS PORT(A : IN STD_LOGIC_VEC