一种大频偏与低信噪比条件下的全数字锁相环设计.pdfVIP

第27卷第8期 电 子 与 信 息 学 报 Vo1.27No.8 2005年8月 JournalofElectronicsInformationTechnology Aug.2005 一种大频偏和低信噪比条件下的全数字锁相环设计 帅 涛 刘会杰 梁旭文 杨根庆 (中国科学院微小卫星联合重点实验室上海 200050) 摘 要:全数字锁相环设计是相干解调全数字接收机载波同步和位同步的关键技术，而大频偏和低信噪比分别从两 个方面增加了环路设计的难度。该文在此背景下，以捕获时间和跟踪性能为指标，从模拟环路分析出发，给出一种 适用于大频偏和低信噪比条件的全数字锁相环设计。 关键词:数字锁相环，多普勒频偏，低信噪比，同步 中图分类号:TN911.8 文献标识码:A 文章编号:1009-5896(2005)08-1208-05 TheDesignofDPLLforLowSNRSignalswithLargeFrequencyOffset ShuaiTao LiuHui一ie LiangXu-wen YangGen-ping (Micro-satelliteStateKeyJointLaboratory,ChineseAcademyofSciences,Shanghai200050,China) AbstractThedigitalphase-lockedloopsdesignisakeytechnologyforcarrierandbitsynchronizationincoherent demodulationdigitalreceiver.LargefrequencyoffsetandlowSNRaddmoredifficultiesoftheloopdesignfromtwo differentways.Basedonthiscondition,aimatfastacquisitionandtracking,amethodofdigitalloopparameteralgorithm isproposedinthispaperandsomeusefulconclusionsaregiven. KeywordsDigitalPhase-LockedLoop(DPLL),Dopplerfrequencyoffset,LowSNR,Synchronization 1 引言 2 环路设计:从模拟电路到数字电路 锁相环((PLL)是一个能够跟踪输入信号相位的闭环控制 锁相环的基本结构包括:鉴相器((PD)，环路滤波器((LF) 系统，在相千通信中，通常采用锁相环实现载波同步和位同 和压控振荡器(VCO)，它们构成一个负反馈控制系统，其原 步[[1,21，环路设计在很大程度上决定了通信系统的性能。由于 理如图1所示: 通信条件的不同，常常对环路设计有不同的要求。 为了增强保密性和可靠性，现代通信系统广泛采用扩频 技术和前向纠错编码技术，以降低正常工作所需信噪比，进 图1锁相环的基本结构 而提高系统容量。另外，在突发数据通信中为提高系统效率， 2.1模拟环路基本参数 要求用于同步的前导字尽量短，这些导致锁相环设计难度增 LF的结构决定了锁相环的类型，这里主要讨论当LF为 大。另一方面，由于通信双方相对移动产生多普勒效应使接 一阶有源低通滤波器时构成的二阶二型模拟环