EP3C40EDA实验指导书V1(一版).doc

EDA/SOPC实验开发平台 JC-SOPC-V 实验指导书 （EDA部分） 北京杰创永恒科技有限公司 目 录 前 言 1 基础实验部分 3 实验一 简单的QUARTUSII实例设计 3 实验二 基于VHDL格雷码编码器的设计 26 实验三 含异步清零和同步使能的加法计数器 30 实验四 八位七段数码管动态显示电路的设计 34 实验五 数控分频器的设计 38 实验六 图形和VHDL混合输入的电路设计 41 实验七 步长可变的加减计数器的设计 46 实验八 四位并行乘法器的设计 49 实验九 设计四位全加器 52 实验十 可控脉冲发生器的设计 55 实验十一 基本触发器的设计 58 应用实验部分 61 实验十二 矩阵键盘显示电路的设计 61 实验十三 16*16点阵显示实验 67 实验十四 直流电机的测速实验 73 实验十五 步进电机驱动控制 79 实验十六 PS2接口键盘显示实验 84 实验十七 VGA彩条信号发生器的设计 91 实验十八 用VHDL设计七人表决器 96 实验十九 用VHDL设计四人抢答器 99 实验二十 正负脉宽调制信号发生器设计 102 综合设计实验 105 实验二一 数字频率计的设计 105 实验二二 多功能数字钟的设计 111 实验二三 数字秒表的设计 114 实验二四 出租车计费器的设计 117 实验二五 基于VHDL的数码锁的设计 120 附表一：核心板上资源模块与FPGA的管脚连接表 123 附表二：系统板上资源模块与FPGA的管脚连接表 129 前 言 近十年由于超大规模集成电路和软件技术的快速发展，使数字系统集成到一片集成电路内成为可能，Altera、Xilinx、AMD等公司都推出了非常好的CPLD和FPGA产品，并为这些产品的设计配备了设计、下载软件，这些软件除了支持图形方式设计数字系统外，还支持设计多种数字系统的设计语言，使数字系统设计起来更加容易。在小规模数字集成电路就要淘汰的今天，作为一个电子技术工程技术人员不懂VHDL语言和CPLD、FPGA器件设计就象在计算机时代不会使用计算机一样可怕。 本实验指导书的目的就是帮助读者学会设计数字系统，并熟悉Altera公司产品和软件QUARTUSⅡ及其它相关软件的使用。 本实验指导书的实验内容从简单的组合电路的设计到复杂的数字系统的设计，详细的介绍了系统的设计方法和软件的各种操作。读者可以通过这本实验指导书设计自己的数字电路。 本实验指导书选编了有代表性的实验近三十个，实验内容从简单到复杂，使使用者能够很快的入手，同时本实验指导书还可以作为电子技术的加深课程或作为电子技术工程师参考用书。 本实验指导书配合JC-SOPC-V EDA/SOPC系统开发平台系列产品使用。如果用户有批评和建议可以和我们联系： E-mail：hhfpga @163.com http： 由于时间仓促，资料缺乏，有错误之处请读者原谅。 编者 基础实验部分 实验一 简单的QUARTUSII实例设计 实验目的 通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。 初步了解QUARTUSII原理图输入设计的全过程。 掌握组合逻辑电路的静态测试方法。 实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入 输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 三-八译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考