补码加减法运算.pptVIP

2.n位的行波进位加减器 n个1位的全加器(FA)可级联成一个n位的行波进位加减器。 * T被定义为相应于单级逻辑电路的单位门延迟。 T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。 3.n位的行波进位加法器的问题 3T XNOR 异或非 3T XOT 异或 2T OR 或 2T AND 与 T NOT 非 T NOR 或非 T NAND 与非 时间延迟 逻辑符号（正逻辑） 门的功能 门的名称 典型门电路的逻辑符号和延迟时间 接线逻辑 (与或非) AOI T+TRC * (1)对一位全加器(FA)来说，Si的时间延迟为6T(每级异或门延迟3T)； Ci＋1的时间延迟为5T。 Ci+1 ≥1 Ci Ai Bi Si =1 =1 * (2)n位行波进位加法器的延迟时间ta为： ? 9T为最低位上的两极“异或”门再加上溢出“异或”门的总时间； ? 2T为每级进位链的延迟时间。 ta＝n·2T＋9T＝(2n＋9)T 考虑溢出检测时，有： 当不考虑溢出检测时，有：ta＝(n-1)·2T＋9T　 ta为在加法器的输入端输入加数和被加数后,在最坏的情况下加法器输出端得到稳定的求和输出所需要的最长时间。 ta越小越好。 由一位全加器(FA)构成的行波进位加法器: 缺点： (1)串行进位,它的运算时间长； (2)只能完成加法和