微机原理 第5章要点.ppt

存储器的层次结构 由上至下容量越来越大，速度越来越慢 读写存储器RAM 只读存储器ROM 掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除 半导体存储器芯片的结构 存储体 每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量＝2M×N ＝存储单元数×存储单元的位数 M：芯片的地址线根数 N：芯片的数据线根数 存储矩阵 字结构:同一芯片存放一个字的多位，如8位。优点是:选中某个单元, 其包含的各位信息可从同一芯片读出,缺点是芯片外引线较多,成本高.适合容量小的静态RAM 位结构:同一芯片存放多个字的同一位. 优点是芯片的外引线少,缺点是需要多个芯片组合工作.适合动态RAM 和大容量静态RAM 地址译码器 功能:接收系统总线传来的地址信号,产生地址译码信号后,选中存储矩阵中的某个或几个基本存储单元. 从结构类型上分类:单译码,双译码 单译码方式适合小容量的存储器 例如：地址线12根 对应4096个状态，需要4096根译码线 双译码方式适合大容量存储器(也称为矩阵译码器） 分X、Y两个方向的译码 例如：地址线12根 X、Y方向各6根，64*64=4096个状态，128根译码线 地址译码电路 片选和读写控制逻辑 片选端CS*或CE* 有效时，可以对该芯片进行读写操作 输出OE* 控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线 写WE* 控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线 静态RAM的六管基本存储单元 集成度低，但速度快，价格高，常用做Cache。 静态RAM的结构 8086的16位存储器接口 数据总线为16位，但存储器按字节进行编址 用两个8位的存储体(BANK)构成16位 采用2种译码方法 2764读操作 2764编程写入时序图 8086CPU与EPROM2764 98C64A编程字节写入时序图 EEPROM 98C64A的连接 8088CPU与EEPROM2864的连接 28F040的连接 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * Cache的读写操作 读操作 写操作 贯穿读出式 旁路读出式 写穿式 回写式 * 贯穿读出式 CPU Cache 主 存 CPU对主存的所有数据请求都首先送到Cache， 在Cache中查找。 若命中，切断CPU对主存的请求，并将数据送出； 如果不命中，则将数据请求传给主存。 * 旁路读出式 CPU向Cache和主存同时发出数据请求。 命中，则Cache将数据回送给CPU，并同时中断CPU对主 存的请求； 若不命中，则Cache不做任何动作，由CPU直接访问主存 CPU Cache 主 存 * 写穿式 从CPU发出的写信号送Cache的同时也写入主存。 CPU Cache 主 存 * 回写式（写更新） 数据一般只写到Cache，当Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。 CPU Cache 主 存 更新 写入 * Cache的分级体系结构 一级Cache：容量一般为8KB---64KB 一级Cache集成在CPU片内。L1 Cache分为指令Cache和数据Cache。使指令和数据的访问互不影响。指令Cache用于存放预取的指令。数据Cache中存放指令的操作数。 二级Cache：容量一般为128KB---2MB 在PentiumⅡ之后的微处理器芯片上都配置了二级Cache，其工作频率与CPU内核的频率相同。 * Cache的分级体系结构 系统中的二级Cache CPU L1 Cache L2 Cache 速度和存储容量兼备 提高存取速度 主 存 提供存储容量 * IBM PC/XT存储器的空间分配 256KB RAM （系统板） 384KB RAM （扩展板） 128KB RAM 保留（包括显存） 198KB RAM 扩展板 16KB（可在系统板上扩展） 32KB BASIC解释程序 8KB BIOS RAM 640KB 保留 128KB ROM 256KB 00000H 40000H A0000H C0000H F0000H F6000H FE000H 3FFFFH 9FFFFH BFFF