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《EDA技术》 第三章 原理图输入设计方法 3.1 Quartus II 原理图输入设计 步骤6：引脚锁定 选择引脚 锁定选项 引脚窗 此处输入 信号名 此处输入 引脚名 按键 “ADD”即可 注意引脚属性 错误引脚名将 无正确属性！ 再编译一次， 将引脚信息 进去 选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去 编程窗 步骤7：编程下载 (1) 下载方式设定。 图4-18 设置编程下载方式 在编程窗打开 的情况下选择 下载方式设置 选择此项下 载方式 步骤7：编程下载 (1) 下载方式设定。 图4-18 设置编程下载方式 (2) 下载。 图4-19 向EF1K30下载配置文件 下载（配置） 成功！ 若键8、7 为高电平 进位“co”为‘1’ 和“so”为‘0’ 选择电路 模式为“6” 模式选择键 全加器的真值表 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 Co Sum Cin Bin Ain 3.2 一位全加器的设计向导 结论 一位全加器可由两个半加器和一个或门构成 3.2 一位全加器的设计向导 3.2 一位全加器的设计向导 包装成元件 3.2 一位全加器的设计向导 步骤8：设计顶层文件 (1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口 图4-20 在顶层编辑窗中调出已设计好的半加器元件 (2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。 (3) 将当前文件设置成Project，并选择目标器件为EP1K30TC144-3。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。 图4-21 在顶层编辑窗中设计好全加器 (5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。 (6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。 图4-22 1位全加器的时序仿真波形 3.2.2 设计流程归纳 图4-23 MAX+plusII一般设计流程 3.3 二选一多路选择器设计 1 1 1 1 0 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 0 0 0 0 0 0 Y B A S 选择器真值表：当S=0，Y输出与A相同；当S=1，与B相同。 3.3 二选一多路选择器设计 3.3 二选一多路选择器设计 时序仿真的结果： 3.4 2位十进制频率计的设计 3.4.1 有时钟使能的两位十进制计数器 此线的作用 6输入与门 3.4.1 有时钟使能的两位十进制计数器 3.4.2 测频时序控制电路 测频三部曲：计数、锁存、清零 允许计数 锁存计数值 对锁存器清零 3.4.2 测频时序控制电路 3.4.3 频率计顶层设计文件 3.4.3 频率计顶层设计文件 F_IN=410NS,CLK=2US,CNT_EN=2*8=16US,则显示 16 000/410ns=39，显示正常 F_IN取反时，示数会变化1。 由2位扩展为4位频率计 3.5 参数可设置LPM兆功能块 3.5.1 基于LPM_COUNTER的数控分频器设计 图4-42 数控分频器电路原理图 COUT直接作为输出 当d[3..0]=10(即16进制数：A)时的工作波形。 图4-43 数控分频器工作波形 3.5.1 基于LPM_COUNTER的数控分频器设计 分频比： 加法计数时R=“1111”-D[3..0]+1 减法计数时 R=D[3..0]+1 占空比不为50％，高电平的时间只持续一个时钟周期的时间。 3.5.1 基于LPM_COUNTER的数控分频器设计 改进后的电路原理图 改进后的输出 当d[3..0]=10(即16进制数：A)时的工作波形。 3.5.1 基于LPM_COUNTER的数控分频器设计 分频比： 加法计数时R=2(“1111”-D[3..0]+1) 减法计数时 R=2(D[3..0]+1) 占空比为50 D触发器上面的非门不能反置 图4-44 数控分频器工作波形 * * 利用EDA工具进行原理图输入设计的优点：设计者不必具备许多诸如编程技术、 硬件语言等新知识就能迅速入门，完成较 大规模的电路系统设计。 3.1 Max+Plus II 的原理图设计 Quartus II原理图输入设计的优势： 能进行任意层次的数字系统设计。 对系统中的任一层次或任一元件的功能能进行精确仿真 在同一编辑环境中可对使用不同输入设计方式完成的模 块进行调用，解决了原理图与HDL语言混合输入设计问