Logiclock优化技术讲义.pptVIP

第13章 Logiclock优化技术 Logiclock（逻辑锁定）就是在适配中对逻辑分布进行特定的约束。在编译前在目标芯片中设定一个或数个适当大小的区域，令适配器指定的设计电路模块放置在该区域中，以实现结构化优化的目的。在FPGA系统开发中，应用逻辑锁定技术（Logiclock）可以优化设计，合理分配硬件资源，同时可以提高系统的开发速度。 13.1 LogicLock优化技术简介 在FPGA开发时，原来在硬件测试上十分成功的FPGA设计，在源代码并没有任何该改变的情况下，仅仅增加了一点与源程序功能毫不相干的电路描述，或甚至只改变了某个端口信号的引脚锁定位置，结果在综合适配后，原设计的硬件性能会大为降低，如速度降低了，有时甚至无法正常运行。 13.1.1 LogicLock 设计方法目标 Quartus Ⅱ提供了一个优秀的优化设计技术，即LogicLock技术。这一技术的目的是为了将设计好的电路系统或某一底层模块约束到FPGA中某个指定的区域上，并固定原来的布线/布局方案。 13.1.2 LogicLock的区域 使用LogicLock设计，首要是建立逻辑锁定区域，也就是设计模块放置的区域。其中应包含能完成此模块电路构成的逻辑资源，如逻辑宏单元LCs、ESBs、EABs等。一旦确定了这个区域，Quartus II就会把指定模块适配在这个区域中。在底层图(Floorplan)中可以显示出建立的LogicLock区域。 13.1.3 锁定区域的基本方式 如果将一个基本模块锁定在一个区域中，进行成功的适配后，还要将其使用于更高层次的设计中，模块的锁定方式有两种选择： 1. 仅锁定区域的大小和位置 2. 对原锁定区域的模块电路布线/布局信息进行反标(Back-annotate) LogicLock技术可以多种设计流程，例如模块化设计流程、层次化设计流程、增量法设计流程、分组法设计流程。一般来说，具体的流程，如图13.2所示。 13.1.4 LogicLock技术的应用流程 13.2 为应用LogicLock技术准备的具体实例 为了较好地讲述LogicLock逻辑锁定技术，最好结合一个具体的模块化设计的实例，在此使用一个16阶的数字滤波器。 13.2.1 数字滤波器结构及其VHDL描述 这里的数字滤波器是一个16阶滤波器，其顶层结构框图，如图13.3所示。 13.2.2 滤波器设计和结果 在Quartus II中输入将上节的源代码进行编辑输入，然后分别存在文件夹中。在Quartus II中以filter16.vhd为顶层文件建立工程。目标器件选为EP20K200EQC240-3。 13.3 LogicLock优化设计——底层模块设计 逻辑锁定能形成适配布局约束，分别优化并固定底层设计的各个模块，在利用逻辑锁定技术的过程中，一旦将设计模块以某种方式进行逻辑锁定后，即可以将其优化综合的结果用Verilog Quartus Mapping文件形式（*.vqm）存盘，以便在必要时输出给更大、更顶层的设计调用。使得设计项目在适配中保持原模块的布局结构以及相应的硬件特性。 13.3.1 建立底层模块工程 以4阶滤波器的VHDL文件—filter文件为顶层文件建立工程，如图13.8所示。 13.3.2 建立父区域 下一步就是为设计的工程定义逻辑锁定区域，由于在其下还有更底层的乘法器模块，所以认为它是父区域。 13.3.3 定义逻辑锁定子区域 更底层的乘法器模块也需要进行定义逻辑锁定区域，认为它是子区域。逻辑锁定子区域的步骤如下： 1.设定第一个逻辑子区域名 2.设定第一个逻辑子区域的大小和状态 3.设定其它同类逻辑子区域名及其大小和状态 13.3.4 将设计实体移至锁定区域 将节点和实体放置于逻辑锁定区域的采用简单的拖入方法，在LogicLock窗口右击filter左侧文件夹符号，弹出菜单，如图13.22所示。 13.3.5 编译优化锁定后的filter模块 在对以上已锁定逻辑区的filter工程进行编译的过程中，编译器将filter工程的布局/布线全部在已指定好的逻辑锁定区域中进行，并且根据此前设定好的所有时序要求（例如，50 MHz的最高时钟要求）进行优化，会最后产生一个适用于更大、更高层电路系统设计的VQM文件，即filter.vgm，此文件中包含了filter工程的所有特性和特征。编译结束后，可以了解设计项目对时序要求的优化情况。以下是进行编译的情况。 13.3.6 输出逻辑锁定后的VQM文件 如果对以上filter工程的设计结果满意，则可以用ESF文件记录下filter工程所有逻辑锁定相关的信息，如大小、位置、锁定的内容。 13.4 LogicLock优化设计——顶层设计 顶层设计需要将底层的逻辑锁定信息的