精辟的边城读后感幸福的花儿精要.pptVIP

SHARC系列DSP原理 概述 SHARC系列DSP的处理器核 SHARC系列DSP的存储器 SHARC系列DSP的集成外部接口（ DMA、链路口、串行口、主机接口） 概述 SHARC——Super Harvard Architecture Computer 包含：浮点DSP核、片内存储器、DMA控制器、串口、链路口、共享总线连接等。 结构特点 有共享寄存器文件的计算单元（含ALU、乘法器和移位器） 数据地址产生器（DAG1、DAG2） 能自动处理环形地址指针，降低程序开销，提高程序的执行效率并简化程序代码。 大容量的片内SRAM 双端口SRAM可以被处理器核和DMA同时独立访问，根据不同型号，SRAM容量不同。 结构特点 有指令Cache的程序控制器 高效的32级指令缓存，允许3条总线同时取1条指令和2个操作数，处理器能够高速执行循环操作（如数字滤波的乘、累加操作和FFT的蝶形运算等）。指令缓存是否使用，可通过编程控制。 内部定时器 与片外存储器及外围电路接口的外部端口 主机及多处理器接口 结构特点 DMA控制器 支持DMA通道的无干预后台传输，DSP核与I/O处理器可同时并行访问内部存储器。 串口 2套串口可以用多种操作模式工作（如控制通讯） JTAG测试口 访问片内的仿真资源，仿真使使用。 结构特点 三条片内总线 PM bus（程序总线） DM bus（数据总线） I/O bus 配合指令缓存，就能在单周期内实现同时取2个操作数（通过PM bus、DM bus）和1条指令（从指令缓存中取）。 SHARC系列DSP的处理器核 计算处理单元 程序控制器 地址产生器与PM、DM总线 寄存器 中断逻辑与定时器 计算处理单元 ALU、乘法器、移位器以及通用数据寄存器共同执行单周期指令。 结构上并行排列，分别完成加、减、乘和逻辑、移位等操作，大大提高了数据吞吐率，任何一个单元的输出都可以在下一周期作为本单元或其它单元的输入。 ALU ALU指令包括定点和浮点加、减、取平均、取绝对值、取反及定浮点转换等。 对于定点操作，有逻辑与、或、非、异或等。 对于浮点操作，有取对数、平方根、倒数等。 输入的操作数可以是1个或2个，在时钟周期的前半周期操作数从数据寄存器送入ALU，在后半周期将运算结果输出到数据寄存器。 Multiplier 浮点乘 定点乘 乘法器与ALU、数据寄存器的结合，使处理器能在1个周期内实现多功能并行计算（如乘/累加操作，可大大提高数字滤波与FFT的运算速度）。 Shifter 进行逻辑移位或算术移位、位段存取、位清零、置位、测试、取反等操作。 SIMD模式 ADSP21160内部有两个完全相同的计算处理单元，可工作于两种模式：SIMD和SISD（由模式控制寄存器MODE1的相应位使能控制）。 SIMD模式下，处理器执行的并行操作 将同一条指令同时发送到两个处理单元； 从存储器载入两组操作数分别送到两个处理单元； 同时在两个处理单元里执行同一条指令； 将两个运算输出结果同时保存到存储器中。 注意 在SIMD模式下，如果指明访问内部存储器的奇地址，则会同时访问下一个偶地址。 例： 访问内部地址单元0x40001 则同时也会访问未明确制定的地址单元 0x40002 程序控制器 功能：主要控制程序流的执行，并为访问程序存储器提供地址。 通常，顺序执行，如有分支程序指令（跳转、循环、子程序调用、中断等），则改变程序流的执行顺序。 在每一个周期跟踪和更新PC堆栈，当分支程序出现时，首先判断是否执行该指令，同时自动将取指地址加1。 指令流水线操作 所有指令的执行都经过取指、译码、执行三个时钟周期，并高速并行执行。 顺序执行程序的指令流水操作情况 当一条指令取指时，它前一周期的指令被译码，而在两个周期前的指令正在执行。 对于顺序执行指令，每周期都有一条指令的吞吐量，如有分支指令，则会降低处理器对指令的吞吐量。 分支程序执行 如有跳转、子程序调用与返回等指令，产生程序分支。 条件分支程序执行 SHARC DSP通过检测状态寄存器ASTAT中的相应位的条件逻辑，支持条件跳转和子程序调用。 条件满足，产生程序分支； 否则，顺序执行程序。 分支指令寻址方式 直接寻址：直接在分支命令后给出程序地址标号或PC相对地址值； 间接寻址：直接分支到数据地址产生器DAG2指定的地址。 如：JUMP（M12，I12） 两种形式的分支指令 由于处理器采用流水结构，分支指令会对程序的执行效率产生影响，有两种形式的分支指令。 非延迟分支指令 延迟分支指令 程序循环 片内专门的硬件结构来管理所有循环操作，简化循环程序代码设计，也可避免执行循环条件指令而节省了指令执行时间，提高了循环指令