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微机原理与接口技术 内容提要 8086CPU内部结构 8086CPU引脚及功能 8086CPU存储器组织 8086CPU系统配置 8086CPU时序 本章主要学习微处理器部分的原理 第二章 8086系统结构 ——概述 1.由于制造工艺的原因，集成电路密度和引脚有所限制，所以16位微处理器具有如下特点： 第二章 8086系统结构 ——概述 2. InteL 8086CPU的特征： §2-1 8086CPU结构 8086CPU从功能上来说分成两大部分：总线接口单元BIU（Bus Interface Unit）和执行单元EU（Execution Unit）。 BIU负责8086CPU与存储器之间的信息传送。具体地说，即BIU负责从内存的指定单元取出指令，送至指令流队列中排队（8086的指令流队列是6个字节）；在执行指令时所需的操作数，也由BIU从内存的指定区域取出，传送给EU部分去执行。 EU部分负责指令的执行。 这样，取指部分与执行指令部分是分开的，于是在一条指令的执行过程中，就可以取出下一条（或多条）指令，在指令流队列中排队。在一条指令执行完以后就可以立即执行下一条指令，减少了CPU为取指令而等待的时间，提高了CPU的利用率，提高了整个运行速度。 它的执行顺序如图所示。 §2-2 8086CPU的引脚及其功能 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 RD (Read) 读选通信号 三态 输出 低电平有效 允许CPU读存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。 在读总线周期的T2、T3、TW状态，RD为低电平。 在“保持响应”周期，被置成高阻状态。 §2-2 8086CPU的引脚及其功能——最小模式中定义 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 WR (Write) 写选通信号 三态 输出 低电平有效 允许CPU写存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。 在写总线周期的T2、T3、TW状态，WR为低电平。 在DMA方式，被置成高阻状态。 §2-2 8086CPU的引脚及其功能——最小模式中定义 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 存储器或I/O端