硬件描述语言VHDL改格式详解.pptVIP

5.1 VHDL程序结构 VHDL的基本组成 5.1.1 library库 5.1.2 entity实体 设计实体说明 Out与Buffer的区别 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b;--Error end a; Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic ); end test2; architecture a of test2 is begin b = not(a); c = b; end a; 5.1.3 architecture结构体 5.1.4 子程序 5.2 VHDL语法规则 5.2.2 数据类型 5.2.3 属性 5.2.4 基本运算符 5.3 VHDL并行语句 5.3.1 信号赋值语句 5.3.2 process进程语句 5.3.3 black块语句 5.3.4 component元件例化语句 5.3.5 generate生成语句 5.4 VHDL顺序语句 5.4.1 变量赋值语句 5.4.2 if语句 5.4.3 case语句 5.4.4 loop语句 5.4.5 null语句 例5.3：8D触发器设计 library IEEE; use IEEE.std_logic_1164.all; entity d8_logic is port (clk: in std_logic; d : in std_logic_vector (7 downto 0); q : out std_logic_vector (7 downto 0)); end d8_logic; architecture behave of d8_logic is --实体d8_logic的结构体描述 begin process (clk) --进程的敏感信号是时钟信号clk begin if (clkevent and clk= 1 ) then --如果发生时钟的上升沿，执行q=d操作 q=d; end if; end process; --进程结束 end behave; --结构体结束 块语句格式： [块标号：] block [块头] [说明语句]； begin [并行语句]； end block [块标号]； 块头：主要用于信号的映射及参数的定义，通常通过generic、generic_map、port和port_map语句实现。 说明语句：与结构体的说明语句相同。 块语句功能：块可以看作是结构体的子模块，或者看作系统的局部电路。 例5.4：使用block语句设计的半加器和半减器。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; 例5.4：使用block语句设计的半加器和半减器。 entity block_example is port (a, b : in std_Logic; carry, sum, borrow, difference: out std_Logic); End block_example; architecture a of block_example is begin half_adder: block --半加器 begin sum = a xor b; carry = a and b; end block half_adder; half_Subtractor: block -- 半减器 begin difference = a xor b; borrow = not a and b; end block half_