第六章存储器解析.pptVIP

静态RAM的六管基本存储单元 集成度低，但速度快，价格高，常用做Cache。 静态存储器SRAM 常用的有： 6116（2K×8）、6264（8K×8）、62256（32K×8） 6264SRAM引脚图 6264SRAM的读写控制 动态RAM的单管基本存储单元 集成度高，但速度较慢，价格低，一般用作主存。 AT24CXX 补充： AT24C01/02/04/08/16 是低工作电压的1K/2K/4K/8K/16K 位串行电可擦除只读存储器，内部组织为128/256/512/1024/2048 个字节，每个字节8 位，该芯片被广泛应用于低电压及低功耗的工商业领域。 引脚说明： 串行时钟信号引脚(SCL)：在SCL 输入时钟信号的上升沿将数据送入EEPROM器件,并在时钟的下降沿将数据读出。 串行数据输入/输出引脚(SDA)：SDA 引脚可实现双向串行数据传输。该引脚为开漏输出，可与其它多个开漏输出器件或开集电极器件线或连接。 器件/页地址脚(A2,A1,A0)：A2、A1 和A0 引脚为AT24C01与AT24C02 的硬件连接的器件地址输入引脚。AT24C01 在一个总线上最多可寻址八个1K 器件， AT24C02 在一个总线上最多可寻址八个2K 器件，A2、A1和A0 内部必须连接。 AT24C04 仅使用A2、A1 作为硬件连接的器件地址输入引脚，在一个总线上最多可寻址四个4K 器件。A0 引脚内部未连接。 AT24C08 仅使用A2 作为硬件连接的器件地址输入引脚，在一个总线上最多可寻址两个8K 器件。A0 和A1 引脚内部未连接。 AT24C16 未使用作为硬件连接的器件地址输入引脚，在一个总线上最多可连接一个16K器件。A0、A1 和A2 引脚内部未连接。 I2C 总线协议定义如下； （1） 只有在总线空闲时才允许启动数据传送； （2） 在数据传送过程中当时钟线为高电平时数据线必须保持稳定状态不允许有跳变，时钟线为高电平时数据线的任何电平变化将被看作总线的起始或停止信号； 起始信号：时钟线保持高电平期间数据线电平从高到低的跳变作为I2C 总线的起始信号； 停止信号：时钟线保持高电平期间数据线电平从低到高的跳变作为I2C 总线的停止信号。 6．4．1 1．CPU总线的负载能力 ●一般情况下，CPU总线的直流负载能力可带动一个标准的TTL门。 2．CPU的时序与存储器的存取速度之间的配合 ● CPU在取指令和进行读出操作时，都是在相应的时序控制下进行的，如读周期和写周期，已根据时钟频率和机器运算速度确定好范围。那么，在选用存储器时，它的最大存取时间要小于CPU安排的读写周期。否则，要使CPU插入等待周期，才能保证读写数据的可靠传送。 6．4 存储器与CPU的连接 存储器与CPU连接时要考虑的问题 读取时间 读周期 数据出现在外部数据总线 CS出现时间在TA-Tco之间 存储器数据输出功能关闭 WE上升沿完成数据写入，数据有效必须提前Tdw有效 3． ● CPU的信号电平多为TTL标准电平。当选用的存储器电平不相匹配时，它不能与CPU直接相连，必须经缓冲器进行电平转换。 4．存储器的地址要合理分配 ●通常在微型机的主存中有RAM和ROM（EPROM）两部分。 5．控制信号的连接 ● CPU到存储器的控制信号，一般包括读写控制信号、片选信号、复位信号、刷新信号（对动态RAM）等，在常规情况下存储器可直接连接这些控制信号。 存储器的电平信号与CPU的电平匹配 8086/8088与存储器的连接以及存储器容量扩充 6．4．2 ●由于在存储器与CPU连接时，不仅仅要考虑地址、数据和控制总线的连接，还要考虑实现这三种信息传送的有关电路，如地址译码器与锁存器、数据缓冲、控制信号的传递与加工等因素，而这些因素中最重要的便是地址译码器。它也是实现存储容量扩充的必备器件。有专用译码电路和通用译码电路（主要是138） 若用6264（8K×8 bit）组成 16K内存（16K×8 bit） 若用2114（1K×4 bit）组成 1K内存（1K×8 bit） 位扩展 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D0 D1 D2 D3 2114 2114 A0 A9 A0 A9 ... ... CS WR 保证两片同时选中 一次读写一个字节 (用两片2114组成一个 基本内存单元,字节) D0 ~ D7 6264 8K 6264 8K 译码电路