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同步复位D触发器 比较：异步置位的锁存器（Latch） 2）T触发器 library ieee; use ieee.std_logic_1164.all; entity t_ff is port(t, clk : in std_logic; q : buffer std_logic); end t_ff; architecture rtl of t_ff is begin process(clk) begin if clk’event and clk=‘1’ then q=not q; end if; end process; end rtl; 3）RS触发器 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY RSCFQ IS PORT(R，S，CLK：IN STD_LOGIC； Q，QB：BUFFER STD_LOGIC)； END RSCFQ； ARCHITECTURE ART OF RSCFQ IS SIGNAL Q_S，QB_S：STD_LOGIC； BEGIN PROCESS(CLK，R，S) --异步进程 BEGIN IF (CLKEVENT AND CLK=‘1’)THEN IF(S=‘1’ AND R=‘0’) THEN Q_S=‘0’； QB_S=‘1’； ELSIF (S=‘0’ AND R=‘1’) THEN Q_S=‘1’； QB_S=‘0’； ELSIF (S=‘0’ AND R=‘0’) THEN Q_S=Q_S； --输出保持不变 QB_S=QB_S； ELSE NULL; END IF； END IF ； Q=Q_S； QB=QB_S； END PROCESS； END ART； 2、寄存器 8位串行输入、串行输出移位寄存器： 方法一：8位移位寄存器的结构化描述 方法二：直接用信号连接描述 移位寄存器仿真结果： 3、计数器 计数器分为：同步计数器 异步计数器 （1）同步计数器 同步计数器指在时钟脉冲（计数脉冲）的控 制下，构成计数器的各触发器状态同时发生变化 的计数器。 带允许端的十二进制计数器 可逆计数器（加减计数器） 例：六十进制（分、秒）计数器 （2）异步计数器 异步计数器又称为行波计数器，它的低位计 数器的输出作为高位计数器的时钟信号。 异步计数器采用行波计数，使计数延迟增加， 计数器工作频率较低。 描述异步计数器与同步计数器的不同主要体 现在对各级时钟脉冲的描述上。 例：由8个触发器构成的行波计数器： 基本元件 dffr 的描述： 采用元件例化描述8位行波计数器: LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY N_DIV IS PORT(N ：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； Clk：IN STD_LOGIC; ClkOUT：OUT STD_LOGIC)； End N_DIV; ARCHITECTURE ART OF N_DIV IS Signal CNT: STD_LOGIC_VECTOR(7 DOWNTO 0)； Signal N_t, N_1：STD_LOGIC_VECTOR(7 DOWNTO 0)； Begin N_1= N-1; N_t=‘0’ N (7 DOWNTO 1)；--相当于右移一位,即除2操作 N分频器: PROCESS(N, clk) BEGIN IF VLK’EVENT AND CLK =‘1’ THEN IF Cnt=N_1；THEN