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I/O芯片名称 端口地址 DMA控制器1 000~01FH DMA控制器2 0C0~0DFH DMA页面寄存器 080~09FH 中断控制器1 020~03FH 中断控制器2 0A0~0BFH 定时器 040~05FH 并行接口芯片（键盘接口） 060~06FH RT/CMOS RAM 070~07FH 协处理器 0F0~0FFH A 1 B 2 C 3 E1 4 E2 5 E3 6 Y0 15 Y1 14 Y2 13 Y3 12 Y4 11 Y5 10 Y6 9 Y7 7 U3 74LS138 74LS138译码电路 多端口地址译码电路 2.可选式端口地址译码 例3： 设计扩展板上的I/O端口地址译码电路，要求让扩展板上每个接口芯片的内部端口数目为4个，并且，端口地址可选。例如，选择地址范围为300H~31FH. 分析： ① 对于DIP开关，有两种状态：合（ON）和断（OFF）。 ② 对于比较器有两点要考虑，一是比较的对象，二是比较的结果。 I/O地址译码电路EDA设计 现在通过逻辑电路来实现一个简单的I/O译码电路实例，以系统的10位I/O地址(A0~A9)的外设地址空间280H~2BFH en 硬件描述语言VHDL方法设计 library ieee; use ieee.std_logic_1164.all; entity iodecoder is port ( a: in std_logic_vector(3 to 9); aen,iow,ior: in std_logic; y: out std_logic_vector(7 downto 0) ); end entity iodecoder; iodecoder A3-9 AEN IOW IOR Y0-7 译码器端口描述 库（library）、 程序包(package)调用 关键字 实体（entity）部分 端口（port） 端口信号名 （in，out、 inout、buffer） 端口模式 （Bit、integer、boolean std-logic、std-logic-vecter） 端口数据类型 architecture iodecoder_body of iodecoder is signal en: std_logic; signal y_temp: std_logic_vector (7 downto 0); begin y_temp(7 downto 0) = when a(3 to 5) = 000 else when a(3 to 5) = 100 else when a(3 to 5) = 010 else when a(3 to 5) = 110 else when a(3 to 5) = 001 else when a(3 to 5) = 101 else when a(3 to 5) = 011 else when a(3 to 5) = 111; en = not ((not a(6)) and a(7) and (not a(8)) and a(9)and (not aen) and (not (iow and ior))); process(en) begin if (en = 0) then y = y_temp; else y =
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