7-1 可编程逻辑器件.pptVIP

输出逻辑宏单元（OLMC）结构 D触发器 或门 异或门 多路开关 多路开关 多路开关 多路开关 1)D触发器 锁存或门的输出状态，使GAL可构成时序逻辑电路 2)4个多路开关 PTMUX：控制来自与阵列的第一乘积项 TSMUX:选择输出三态缓冲器的选通信号 FMUX:决定反馈信号的来源 OMUX:控制输出信号是否锁存 3)异或门 用于控制输出信号的极性 复杂可编程逻辑器件－CPLD 典型的CPLD是由PLD模块阵列组成，阵列之间有可编程的互连结构 PLD PLD PLD PLD PLD PLD 类似于PAL 可编程的连线 Altera MAX7000 CPLD 逻辑阵列模块 可编程 IO模块 MAX7000内部结构 逻辑阵列块LAB，实现用户设计的逻辑功能，每个LAB内部包含16个逻辑宏单元（MacroCell）。 I/O控制块，可配置为输入、输出和双向三种工作模式。 可编程连线阵列PIA，为LAB之间的信号提供连接所需的通道。 特定输入/输出管脚：GCLK，GClrn，OE 宏单元（Marocell)，可编程连线（PIA)和I/O控制块。 宏单元是PLD的基本结构，由它来实现基本的逻辑功能。图中兰色部分是多个宏单元的集合。 可编程连线负责信号传递，连接所有的宏单元。 I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 INPUT/G