湘潭大学第6章 多周期CPU及其Verilog HDL设计.pptVIP

7.1.5 结果写回周期WB 结果写回周期WB(Write Back)是把ALU的计算结果或者从存储器取出的数据写入寄存器堆。目的寄存器有rd和rt之分： add/sub/and/or/xor/sll/srl/sra: RegisterFile[rd]?C; addi/andi/ori/xori/lui: RegisterFile[rt]?C; lw: RegisterFile[rt]?C; 结果写回周期WB的电路如下图。 结果写回电路 P C Control Unit op func I R 0 1 we rna qa rnb wn d qb jal rd rt Regfile C f 0 1 regrt wreg 图 结果写回周期WB(忽略了其他部分的电路) 0 1 D R m2reg 控制信号m2reg选择DR或C；regrt选择rd或rt；jal=0；wreg=1。 7.2 多周期CPU的总体电路及Verilog HDL代码 7.2.1 多周期CPU的总体电路 多周期CPU加上存储器的总体电路图如下图。 除了控制部件，其他所有的部件都已经在设计单周期CPU时描述过了。 P C a do Mem di 4 0 1 2 3 pcsource Control Unit op func a aluc z ALU b alusrcb selpc I R 0 1 0 1 2 3 aluc wpc wir we rna qa rnb wn d qb e jal rs rt A B Regfile imm C f 0 1 addr sext wreg 图 多周期CPU+存储器的总体电路图 z 0 1 sa shift D R 0 1 iord wmem 0 1 1 0 rd regrt m2reg 7.2.2 多周期CPU的Verilog HDL代码 模块mccomp是多周期CPU加上存储器的Verilog HDL代码。它调用了多周期CPU模块mccpu和存储器模块mcmem。 模块mccomp代码如下： module mccomp(clock,resetn,q,a,b,alu,adr,tom,fromm,pc,ir,mem_clk); parameter width=32; input clock,resetn,mem_clk; output [width-1:0]a,b,alu,adr,tom,fromm,pc,ir; output [2:0] q; wire wmem; mccpu mc_cpu(clock,resetn,fromm,pc,ir,a,b,alu,wmem,adr,tom,q); mcmem memory(clock,fromm,tom,adr,wmem,mem_clk,mem_clk); endmodule CPU模块mccpu中调用了控制部件mccu模块，其代码在下一节给出。 CPU模块mccpu代码见mccpu.v。 7.3 用有限状态机实现多周期CPU的控制部件 可以用典型的时序电路图来实现多周期CPU的控制部件。重要工作是确定状态转移图（非唯一的）。 7.3.1 多周期CPU的控制部件的状态转移图 在此给出的只是一种可能的状态图如下图。 sif 000 sid 001 sexe 010 swb 000 smem 000 start others others j jal jr beq bne sw lw sw lw 图 多周期CPU控制部件的状态转移图 从图中可以看出： 三条跳转指令(j，jal和jr)用了2个周期。 二条条件指令(beq和bne)用了3个周期。 lw指令用了5个周期。 其余指令均用了4个周期。 图中的每个状态代表一个周期，每个状态分别指定了一个唯一的3位二进制数，这个二进制数是每个状态的“身份证号码”。 7.3.2 多周期CPU的控制部件的总体结构 多周期CPU控制部件的电路结构图如下图。 图 多周期CPU控制部件的电路结构图 输出函数 wpc pcsource[1:0] wir iord wmem aluc[3:0] selpc shift alusrcb[1:0] setx wreg m2reg regrt jal 下一状态 d[2:0] q[2:0] clrn D触发器 clrn clr op,func z 上