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实验报告4 简单CPU设计与仿真
一、实验目的
理解并掌握CPU的基本电路结构及其设计方法，学会使用Verilog HDL对电路进行行为建模、结构建模以及仿真测试。
二、实验内容
利用Verilog HDL设计一个简单的CPU模型，并进行仿真测试。
要求该处理机能够实现下列指令系统：
31 26 25 21 20 16 15 5 4 0 指 令 00 0000 rd rs1 ? rs2 and rd,rs1,rs2 00 0001 rd rs1 imme andi rd,rs1,imme 00 0010 rd rs1 ? rs2 or rd,rs1,rs2 00 0011 rd rs1 imme ori rd,rs1,imme 00 0100 rd rs1 ? rs2 add rd,rs1,rs2 00 0101 rd rs1 imme addi rd,rs1,imme 00 0110 rd rs1 ? rs2 sub rd,rs1,rs2 00 0111 rd rs1 imme subi rd,rs1,imme 00 1000 rd rs1 imme load rd,rs1,imme 00 1001 rd rs1 imme store rd,rs1,imme 00 1010 disp bne disp 00 1011 disp beq disp 00 1100 disp branch disp 要求把指令的执行分为以下5个步骤，每个步骤用一个时钟周期。
1、取指令及PC+1周期
2、指令译码、读寄存器及转移周期
3、ALU执行或者存储器地址计算周期
4、ALU指令结束周期或者存储器访问周期
5、写回周期
三、实验环境
PC机1台、Modelsim仿真软件1套。
四、实验步骤
1、电路结构设计与逻辑设计
2、建立Verilog模型
module TOP(clk,rst,start,memwe,memin,memaddr,zero,n,v,c,dataout);
input clk,rst,start,memwe;
input [31:0]memin;
input [4:0]memaddr;
output [31:0]dataout;
output n,v,c,zero;
wire clk,rst;
wire writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero;
wire [5:0]opcode;
wire [1:0]aluop,selalub;
wire zero;
datapath u0(writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,writezero,clk,rst,memin,memaddr,memwe,zero,n,v,c,opcode,dataout);
control u1(clk,start,zero,opcode,writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,writezero);
endmodule
module datapath(writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,writezero,clk,rst,memin,memaddr,memwe,zero,n,v,c,opcode,dataout);
input writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero,clk,rst,memwe;
input [1:0] selalub,aluop;
input [4:0]memaddr;
input [31:0]memin;
output zero,n,v,c;
output [5:0]opcode;
output [31:0]dataout;
wire [4:0]pcout,address,memaddr,mux3out;
wire [31:0]memin,mux4out,mux5out,imme,disp;
wire memwe,zero1;
wire [31:0]dataout,Q1,datain,irout,f,aluout;
pc pc1(pcout,aluout[4:0],
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