8组合逻辑电路(一).pptVIP

* 8421BCD编码器 I9 I8 I7 I6 I5 I4 I3 I2 I1 0 ? ? ? ? ? ? ? ? 1 0 ? ? ? ? ? ? ? 1 1 0 ? ? ? ? ? ? 1 1 1 0 ? ? ? ? ? 1 1 1 1 0 ? ? ? ? 1 1 1 1 1 0 ? ? ? 1 1 1 1 1 1 0 ? ? 1 1 1 1 1 1 1 0 ? 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 ? Y3 Y2 Y1 Y0 * 作业： 4.8 4.26 在数字系统中，数字电路按照功能分为组合逻辑电路和时序逻辑电路。 ? 组合电路不包含能够存储信号的记忆元件，可以完全由基本逻辑门、复合逻辑门等门电路组成，且输出信号与输入信号之间无反馈。 * * 组合电路不包含能够存储信号的记忆元件，可以完全由基本逻辑门、复合逻辑门等门电路组成，且输出信号与输入信号之间无反馈。 ? 图中，X1、X2、…、Xn表示输入变量，Y1、Y2、…、Ym表示输出变量。输出与输入之间的逻辑关系可以用一组逻辑函数表达式表示。 * * 实现半加的电路称为半加器（Half Adder, HA），半加器有两个1位二进制数输入端A、B，两个输出端S、CO分别表示半加和输出及进位输出。 S是A与B的异或（大家回忆一下异或的规则） Co是A与B * Co接相邻低位进位，Ci将计算结果传送到高位。 * * 当两个多位二进制数相加时，可以用多个全加器实现。例如两个4位二进制数A3A2A1A0和B3B2B1B0相加，可以用四个全加器按照图所示方式连接。因为最低位相加时没有来自更低相邻位的进位，因此最低位全加器的进位输入端接“0”。 用全加器实现多位二进制数相加，其进位关系是串行的，进位从低位开始依次向高位传递，高位全加器的工作必须等待低位全加器加法完成。显然，这种串行进位方式存在速度瓶颈，随着二进制位数的增多，加法的速度越来越慢。 * 为了提高运算速度，可以选用超前进位方式的加法器。所谓超前进位加法器，就是在作加法运算时，各位数的进位信号由输入的二进制数直接产生的加法器。这种加法器各位的进位是并行产生的，也称为并行进位加法器，或快速进位加法器。 74LS283是实现两个4位二进制数相加的快速进位加法器。其电路符号及器件功能如图所示。其中A3A2A1A0和B3B2B1B0为两个4位二进制加数输入，C4为进位输出， C0为最低位进位输入，用于多片级联时传递低位片产生的进位。 * 一片74283只能完成4位二进制数加法运算。在实际使用中，常常需要把若干片74LS283级联起来，构成更多位数的加法器电路。 图中所示电路为用74LS283实现两个8位二进制数A7A6A5A4A3A2A1A0和B7B6B5B4B3B2B1B0相加运算的电路。其中片（1）实现低4位相加A3A2A1A0和B3B2B1B0，片（2）实现高4位A7A6A5A4和B7B6B5B4相加，向高4位的进位由低位片进位输出端产生。因此片（1）的进位输出与片（2）的进位输入连接，用于将低4位产生的进位传递给高4位。 * * 余3码－3＝8421BCD。 -3=(1011)2=(1101)补 * * * 显然比较结果有大于、小于和等于三种，通常用三个输出来分别表示。如图所示，FAB，FA= B，FA B分别表示AB、A=B和AB的比较结果。表为用于比较两个1位二进制数的1位比较器的真值表。当A=1，B=0时，比较结果为AB，因此输出FA B =1，FA= B = FA B =0；当A=0，B=1时，比较结果为AB，因此输出FA B =1，FA= B = FA B =0；当A=B=0，或者A=B=1时，比较结果均为A=B，因此输出FA= B =1， FA B = FA B =0。 ? 比较器应该有三个输出，只能有一个有效！ * 2个多位二进制数比较大小的典型方法是从高位到低位逐位进行，若高位不等，则可直接得到比较结果，只有在高位相等时，才进行低位比较。例如，两个4位二进制数A（A3A2A1A0）和B（B3B2B1B0）比较时，应首先比较最高位A3和B3，若A3 B3，则直接得到比较结果为A B，若A3 B3，则直接得到比较结果为A B。若A3=B3，就必须通过比较低一位A2和B2来判