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连续赋值语句 表达式、操作符 数据流建模实例 门级建模特点： 优点：直接简洁 在电路规模较小时，对于有数字逻辑电路基础的设计来说，门级建模简单直观。 缺点：电路规模较大时，繁琐易错，需要考虑高层次建模 4.1 连续赋值语句 连续赋值语句的左值必须是一个标量或向量线网，或者是标量或向量线网的拼接，而不能是标量或向量寄存器 2.延迟 4.2 表达式、操作符和操作数 1.操作符类型 2. Verilog中的大小(size)与符号 Verilog根据表达式中变量的长度对表达式的值自动地进行调整。 Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算 条件操作符 条件操作符 4.3 数据流设计实例 1. 4 选1数据选择器数据流建模 a.使用逻辑等式 b.使用条件操作符 2. 4位全加器 b.超前进位加法器 作业 1. 大小比较器的功能是比较两个数之间的关系：大于、小于或等于。一个四位大小比较器的输入是两个四位数A和B。我们可以将它们写成下面的形式，最左边的位为最高有效位： A＝{A[3],A[2],A[1],A[0]}; B=｛B[3],B[2], B[1],B[0]｝; 　两个数的比较可以从最高有效位开始，逐位进行、如果两个位不相等，则该位值为0的数为小，为1的数为大。用逻辑等式实现这个功能，我们需要定义一个中间变量X: * * 第四讲Verilog HDL建模方法（2）--数据流建模 数据流(data flow)建模:描述数据在寄存器间的流动和处理过程。 当今设计公司已经不在从门级结构角度进行设计，而是从更高的抽象层次设计，典型的是RTL(Register Transfer Level)设计，通常指的是数据流建模和行为建模的结合。 连续赋值语句是verilog数据流建模的基本语句，用于对线网进行赋值。它等价于门级描述，然而是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始，其语法如下： assign [delay] target = expression; 连续赋值语句特点： 1. 连续赋值语句 连续赋值语句总是处于激活状态。只要任意一个操作数发生变化，表达式就会被立即重 新计算，并且将结果赋给等号左边的线网； 操作数可以是标量或向量的线网或寄存器，也可以是函数调用； 赋值延迟用于控制对线网赋予新值的时间，根据仿真时间单位进行说明。赋值延迟类似于门延迟．对于描述实际电路中的时序是非常有用的。 //连续赋值语句，out是线网，i1和i2也是线网 wire out,i1,i2; assign out=i1i2; //连续赋值语句，adr是线网，adr1_bits和adr2_bits是寄存器 assign adr[15:0]=adr1_bits[15:0]^adr2_bits[15:0]; //连接操作，左边是一个标量线网和一个向量线网拼接 assign {c_out,sum[3:0]}=a[3:0]+b[3:0]+c_in; 隐式连续赋值 //连续赋值语句，out是线网，i1和i2也是线网 wire out; assign out=i1i2; //隐式连续赋值语句 wire out=i1i2; 等价 //连续赋值语句，i1和i2也是线网 wire i1,i2; assign out=i1i2; //out被自动认为是线网类型 连续赋值语句中的延迟用于控制任一操作数发生变化到语句左值被赋予新值之间的时间间隔 指定赋值延迟的方法有三种：隐式赋值延迟和线网声明延迟。 普通赋值延迟: //连续赋值语句，out是线网，in1和in2也是线网 wire out,in1,in2; assign #10 out=in1in2; 隐式连续赋值延迟: //隐式连续赋值语句 wire #10 out=i1i2; 线网声明延迟: //连续赋值语句，out是线网，i1和i2也是线网 Wire #10 out; assign out=i1i2; //连续赋值语句，out是线网，i1和i2也是线网 wire out,i1,i2; assign #10 out=i1i2; 　　数据流建模使用表达式而不是门级原语来描述设计。表达式、操作符和操作数构成了数据流建模的基础。 表达式:由操作符和操作数构成，目的是根据操作符计算出一个值。 操作数：可以是定义过的任何数据类型，有时要根据操作符的要求限制。 操作符：对操作数进行运算并产生一个结果。 下表以优先级顺序列出了Verilog操作符。注意“与”操作符的优先级总是比相同类型的“或”操作符高。 {} {{}} ！