数字系统设计入门.pptVIP

下载本文档

4
0
约8.3千字
约 26页
2016-11-10 发布于江西
举报
版权申诉

数字系统设计入门.ppt

1、本文档共26页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

数字系统设计入门.ppt

四、实例解析例1：2位加法器例2：2位逻辑与例3：2位逻辑或例4：2位比较器例5：4选1选择器例6：8选2选择器例7：结构描述COMPONENT 例8：3-8译码器例1：2位加法器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY adder2 is PORT( a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); b:IN STD_LOGIC_VECTOR(1 DOWNTO 0); c:OUT STD_LOGIC_VECTOR(1 DOWNTO 0) ); END; ARCHITECTURE adder2_arch OF adder2 IS BEGIN c=a+b; END; 例1：2位加法器例2：2位逻辑与 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;--数据类型库 USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY and_2 is PORT( a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); b:IN STD_LOGIC_VECTOR(1 DOWNTO 0); c:OUT STD_LOGIC_VECTOR(1 DOWNTO 0) ); END; ARCHITECTURE and_2_arch OF and_2 IS BEGIN c=a AND b; END; 例3：2位逻辑或 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY or_2 is PORT( a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); b:IN STD_LOGIC_VECTOR(1 DOWNTO 0); c:OUT STD_LOGIC_VECTOR(1 DOWNTO 0) ); END; ARCHITECTURE or_2_arch OF or_2 IS BEGIN c=a OR b; END; 例4：2位比较器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY comp2 is PORT( a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); b:IN STD_LOGIC_VECTOR(1 DOWNTO 0); c:OUT STD_LOGIC_VECTOR(1 DOWNTO 0) ); END; ARCHITECTURE comp2_arch OF comp2 IS BEGIN PROCESS(a,b) BEGIN IF(ab) THEN c=10; ELSIF(ab) THEN c=01; ELSE c=11; END IF; END PROCESS; END; IF语句 IF 条件句 Then 顺序语句 END IF ; IF语句 IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; IF语句 IF 条件句 Then 顺序语句 ELSIF 条件句 Then …… ELSE 顺序语句 END IF ; 例5：4选1选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY mux4 is PORT( a: IN STD_LOGIC_V