北华大学吕磊报时式数字钟.docVIP

数字电子设计实习报告 课 题 : 报时式数字钟的设计 系 别 ： 网络工程 班 级 ： 网络11－1 姓 名 ： 吕 磊 学 号 ： 20 指导老师： 赵 莹 2013.4.21-4.27 北华大学计算机学院 目录 一、前言 2 二、任务要求 3 三、设计方案 4 四、设计过程 5 1.秒，分，时计数电路设计 6 2.晶体振荡电路 6 3.分频器电路 7 4.时间计数单元 8 5.译码驱动及显示单元 8 6.校时电路 8 7.整点报时电路 9 五、原理介绍 9 六、原理图与仿真结果 11 七、调试过程 14 八、参考文献 16 一、前言 设计简述数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用数字电子钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。此次设计数字电子钟是为了了解数字电子钟的原理，从而学会制作数字电子钟。通过数字电子钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字电子钟电路包括组合逻辑电路和时序电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。数字电子钟有下几部分组成：校电路、60进制的秒、分计时器和24进制计时计数器以及秒、分、时的译码显示部分等。 图1 数字钟组成框图 四、设计过程 1、秒、分、时计数器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160，分两级构成。下面讨论60和24进制计数器的电路构成和工作原理。 （1）60进制计数器 由74LS160构成的60进制计数器如图2所示。将一片74LS160设置成10进制加法计数器，另一片设置成6进制加法计数器。两片74LS160按同步置数发串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲。图2电路，既可以作为秒计数器，业可作为分计数器。 图2 60进制计数器 （2）24进制计数器 同理当个位计数状态为Q3Q2Q1Q0=0011,十位计数器状态为Q3Q2Q1Q0=0010时，要求计数器规零。通过把个位Q0 Q1、十位Q1进入与非门后的信号送到个位、十位计数器的置数端，使计数器清零，从而构成24进制计数器，如图3所示。 图3 24进制计数器 2、晶体振荡器电路 晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。 图3-2所示电路通过ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路，这个电路中， 图3-2 COMS晶体振荡器 3、分频器电路 通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。 通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将３２７６８Ｈz的振荡信号分频为１ＨZ的分频倍数为３２７６８（２１５），即实现该分频功能的计数器相当于１５极２进制计数器。常用的２进制计数器有７４ＨＣ３９３等。 本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。 ＣＤ４０６０计数为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ，其内部框图如图3-3所示，从图中可以看出，ＣＤ４０６０的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。 图3-3 CD4046内部框图 4、时间计数单元 时间计数单元有时计数、分计数和秒计数等几个部分。 时计数单元一般为１２进制计数器计数器，其输出为两位８４２１ＢＣＤ码形式；分计数和秒计数单元为６０进制计数器，其输出也为８４２１ＢＣＤ码。 一般采用10进制计数器74HC390来实现时间计数单元的计数功能。为减少器件使用数量，可选７４ＨＣ３９０，其内部逻辑框图如图　２.３所示。该器件为双２—５－１０异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。 图3-4 74HC390(1/2)内部逻辑框图 秒个位计数单元为１０进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。 秒十位计数单元为６进制计数器，需要进制转换。