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数字系统设计实践课程设计报告(数字钟).doc
评分:________
数字系统设计实践课程设计报告
设计题目 : 数 字 钟 的 设 计 程 序
班 级:
姓名: 学号:
指导教师:
实验日期: 年 月 日
1.秒、分60进制计数模块
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SECOND IS
PORT(CLK,RESET:IN STD_LOGIC;
DATEOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
COUT:OUT STD_LOGIC);
END SECOND;
ARCHITECTURE BEHAV OF SECOND IS
SIGNAL OLBR:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL OHBR:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,RESET)
BEGIN
IF(RESET=1)THEN
OLBR=0000;OHBR=0000;COUT=0;
ELSIF(CLKEVENT AND CLK=1)THEN
IF(OLBR=9 AND OHBR4)THEN
OLBR=0000;OHBR=0000;COUT=1;
ELSIF(OLBR8)THEN
OLBR=0000;OHBR=OHBR+1;
ELSE
OLBR=OLBR+1;OHBR=OHBR;COUT=0;
END IF;
END IF;
END PROCESS;
DATEOUT(3 DOWNTO 0)=OLBR;
DATEOUT(7 DOWNTO 4)=OHBR;
END BEHAV;
2.时24进制计数模块
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY HOUR IS
PORT(CLK,RESET:IN STD_LOGIC;
DATEOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END HOUR;
ARCHITECTURE BEHAV OF HOUR IS
SIGNAL OLBR:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL OHBR:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,RESET)
BEGIN
IF(RESET=1)THEN
OLBR=0000;OHBR=0000;
ELSIF(CLKEVENT AND CLK=1)THEN
IF(OLBR=3 AND OHBR1)THEN
OLBR=0000;OHBR=0000;
ELSIF(OLBR8)THEN
OLBR=0000;OHBR=OHBR+1;
ELSE
OLBR=OLBR+1;OHBR=OHBR;
END IF;
END IF;
END PROCESS;
DATEOUT(3 DOWNTO 0)=OLBR;
DATEOUT(7 DOWNTO 4)=OHBR;
END BEHAV;
3.扫描模块
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SELTIME IS
PORT(CLK1,RESET:IN STD_LOGIC;
HOUR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
MIN,SEC:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
DAOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END ENTITY SELTIME;
ARCHITECTURE FUN OF SELTIME IS
SIGNAL TIME:STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
SEL=TIME;
PROCESS(CLK1,RESET)
BEGIN
IF(CLK1EVENT AND CLK1=1)
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