13计算机3班第7组课程设计报告精要.docVIP

华南农业大学 计算机组成原理 华南农业大学信息学院 课程设计 实验题目 5级流水无cache CPU实验 起止日期 2015学年第一学期 课程名称 计算机组成原理 学生资料 学号 201330320313 学生姓名 刘兆坤 成绩 学号 201330320320 学生姓名 吴立钦 成绩 学号 201330320330 学生姓名 郑文龙 成绩 实验内容 无cache流水CPU的分析与改造 理解无cache流水CPU的工作原理，明确系统总体结构和数据通路图，分析解决各种相关用到的主要信号，以及详细分析各流水段的功能和实现。 将16位的指令系统改为8位，设计新的指令系统，并修改相应的数据通路。 修改规则文件(cpu.txt)，并编写 附加说明： 成绩 (优/良/及格/不及格) 指导教师 黄沛杰 2015 年 12 月 1、基本信息 1.1 小组基本信息 学号 姓名 所做工作简述 自评 (组长打分,百分制) 201330320313 刘兆坤 在这次的实验中，我主要负责的工作是解决控制相关。另外，我还负责对Ex,Ma流水段模块进行理解和修改，并将五段流水合并起来进行调试和修改。接着我就对自己负责的那部分代码进行修改，然后把全部代码合并起来进行最后的校验。校验成功后就交个另一位组员编写测试代码进行调试，最后通过和组员在用测试代码的测试过程中完善了CPU的一些错漏并进行修改。 95 201330320320 吴立钦 我主要负责无cache流水CPU的控制相关的解决和处理，把涉及到的关键信号，用来解决该相关。还有对IF，ID流水段的分析，理解该流水段的功能。最后就是对负责的部分的代码的修改，把16位的改成8位的。在这些工作完成后，再配合组长和另外一名组员来对CPU的调试和修改，并找出其中的毛病和缺点，进行修改。 90 201330320330 郑文龙 我所做的工作有数据相关冲突以及相关冲突解决办法。流水段的处理我负责wb回写模块的相关分析和相关信号分析，代码修改包括执行模块、访存模块、旁路处理模块、常量定义文件等。然后是对代码的调试和测试，测试过程中我负责书写测试代码，并实现正确的结果。负责实验报告最终的书写和修改。 90 1.2 总体 图31 五级执行模块结构图 HazardDetectUnit模块 该模块通过检查“访存阶段”的m_wrMem来确定是否发生结构相关。具体请参阅上文中处理结构相关的部分。 结构图： 图32 五级HazardDetectUnit模块结构图 信号说明 端口 信号 含义 信号 含义 输入 m_wrMem wrMem处于访存阶段的值 w_wrMem wrMem处于回写阶段的值 d_IR 指令寄存器 输出 PCStall ‘1’ : 保持PC不变 ‘0’: PC更新 IFFlush ‘1’: NOP写入IR ‘0’: 内存输出写入IR 表18 HazardDetectUnit信号说明 回写模块（WB） 回写是一条指令执行过程中的最后一步。它的工作是选择回写数据源和根据写使能信号wRegEn将数据回写到寄存器堆。需要选择的数据源共有两项：运算器输出和内存输出。在执行算术逻辑、移位等指令时选择运算器输出；执行LOAD指令时选择内存输出。 结构图： 图33 五级回写模块结构图 信号说明： 信号 含义 w_memToReg ‘1’: 内存数据到寄存器 ‘0’: ALU输出到寄存器 wRegEn ‘1’: 允许写寄存器 ‘0’: 禁止写寄存器 表19 五级回写模块信号说明 2.2.4 ForwaringUnit模块 在“时序设计”部分，我们已对“如何检测数据相关”作了详细叙述。具体实现由 ForwardingUnit模块完成。 结构图 图34 五级Forwarding模块结构图 信号说明 端口 信号 含义 信号 含义 输入 e_SA 寄存器A口选择信号处于执行阶段的值 e_SB 寄存器B口选择信号处于执行阶段的值 m_SA 寄存器A口选择信号处于访存阶段的值 w_SA 寄存器A口选择信号处于回写阶段的值 m_wRegEn 寄存器写使能处于访存阶段的值 w_wRegEn 寄存器写使能处于回写阶段的值 输出 forwradA 选择ALU的A口数据 forwradB 选择ALU的B口数据 表20 五级F