第三章_2_8086-8088_cpu_引脚功能_总线结构和时序.docVIP

8086/8088 CPU引脚功能、总线结构和时序 3.1.3 8086/8088控制引脚与特殊的存储器结构方式 该复用引脚没有明确定义，但表明高8位数据线有效。该信号和地址线合起来决定了当前数据在数据总线上以何种格式出现。该引脚与8086特殊的存储器结构密切相关。8086的1MB存储器由两个存储体组合而成。如图3.1所示。 图中偶数与奇数存储总体各占512KB，其选通信号分别为 和,偶地址存储体数据线只和低8位数据总线相连，奇地址存储体数据线只和高8为数据总线相连。这种存储器结构决定了：若=0，，则可在一个总线周期内读/写一个“对准字”，这属于正常操作；若=1，=0，则只能从存储器中读/写一个字节的数据，且只能通过一进行传递；反之，若，=1，则也可读/写一个字节，但该字节的数据是由奇地址存储体中取出的，故它必须通过高位数据线传递。如果一个字在存储体中是“非对准”存放，则必须先用一个总线周期存取高8位（奇地址），然后再用一个总线周期读/写低8位（偶地址），使存取速度减慢造成时间浪费。这主要是因为及的有效时间与操作指令有关。这就再次提醒我们，在存储器中存储信息时，一定要按8086存储器结构的特殊要求存放。在8088中，由于数据总线总是8位的，每个总线周期只能完成一个字节的操作，不存在上述问题，且CPU也没有这个引脚。 3.1.4 复位信号RESET的作用 RESET是外部引入CPU的信号，高电平有效，脉冲宽度不低于4个时钟周期。若是上电复位，脉冲宽度就应大于50。只要复位信号维持高电平，CPU就一直处于复位状态。复位信号产生如下影响： (1)在复位状态,CPU内部寄存器被置为初值，分别是：标志寄存器，指令寄存器(IP)，段寄存器DS,ES,SS,指令队列寄存器均被清除为0，而仅将代码段寄存器CS置为FFFFH。因此，复位后CS和IP形成的新地址为FFFFH×16+0000H=FFFF0H,CPU会从FFFF0H单元读取指令，执行操作。通常是在该单元中放一条跳转指令，使之转向相应的程序段。这一点务请注意。 (2)对CPU输出信号的影响：在复位信号变为高电平后，延迟一个时钟周期，使所有的三态输出线被置成高阻状态。三态线包括，，，，，，，，；另外几条信号线的状态是：，，，为逻辑“0”，，为逻辑“1”。还需提及的是，上述三态输出线在变为浮空状态前，有半个时钟周期的不作用状态。 (3)对中断状态的影响：由于在复位期间状态标志被清零，故从引入INTR的可屏蔽中断，CPU不予响应。必须通过指令来设置中断允许状态。另外，在复位信号有效期间（高电平），对非屏蔽中断引脚上产生的保持请求信号同样不予响应，仅在CPU内部复位后，取第一条指令前，可以接受最小方式时的保持请求或最大方式时的请求脉冲。 3.1.5 8086/8088的最小方式和最大方式 在8086/8088中有一个复用引脚，它的状态决定了8086/8088的工作方式，即决定了CPU 8个引脚24∽31的引脚。 1.最小方式 当时，说明微机系统中仅有一个CPU，系统中所有的总线控制信号均由8086/8088直接产生。只需用3个8位的地址锁存器8282（或74LS373）将20位地址线及信号进行锁存，输出单向地址线；而把数据线经8286（或74LS245）进行双向总线驱动；其他控制总线直接控制，就可组成单CPU的微机系统。此时，系统时钟电路由8284产生。在最小方式下，可以通过控制信号，窃取总线周期实现外部设备与存储器间的直接数据传递（DMA）。但因DMA控制器不能执行指令而使系统的能力受到限制，这就引出了8086的最大方式。 2.最大方式 最大方式是在才能产生的。在最大方式下，允许一个或多个协处理器协助主机处理工作（可选用8086/8088、数字数据处理器8087或I/O处理器8089）。在最大方式下，除了要解决对存储器和I/O设备的控制、中断管理，进行DMA传递时总线控制权外，还必须要解决①多处理器对系统总线的争用问题②各处理器之间的通信问题。因此在最大方式下，除具有最小方式中地址锁存器和数据总线驱动器外，还用一个专用芯片Intel 8288总线控制器对8086/8088 CPU输出的, , 组合产生存储器、I/O读写命令和总线控制信号，用于控制数据传递。因此可以把最大方式理解为一个多处理系统。 3.1.6 总线周期及时钟周期 8086/8088的时钟频率为5MHz,因此时钟周期为200ns(频率的倒数)。总线周期是指CPU通过外部总线对存储器或I/O接口进行一次访问（存/取）所需时间。一个总线周期至少有4个时钟周期， 在总线周期执行总线操作、地址/数据复用信号都应按所规定的功能在不同的时钟周期内进入应有的状态，保证CPU与存储器或I/O接之间的信息传递