数电-第八章可编程逻辑器件详解.pptVIP

第八章 可编程逻辑器件 第八章 可编程逻辑器件（PLD, Programmable Logic Device） 1. 数字集成电路从功能上有分为 通用型、专用型 两大类 §8-3 高密度可编程逻辑器件HDPLD原理及应用 §8-4 现场可编程门阵列FPGA 三、PAL的输出电路结构和反馈形式 1、专用输出结构 2. 可编程输入/出结构 3. 寄存器输出结构 4. 异或输出结构 5. 运算反馈结构 8.4 GAL（Generic Array Logic） 一、电路结构形式 可编程“与”阵列 + 固定“或”阵列 + 可编程输出电路 OLMC 三、OLMC 8.5 EPLD 一、结构特点相当于 “与-或”阵列（PAL） + OLMC 二、采用EPROM工艺 集成度提高 三、高密度ISPLD 结构：多采取CPLD结构 ispLSI1032的逻辑功能划分框图 GLB IOC 四、在系统编程通用数字开关 isp器件的编程接口（Lattice） 使用ispPLD的优点： *不再需要专用编程器 *为硬件的软件化提供可能 *为实现硬件的远程构建提供可能 例3：用PAL器件设计一个数值判别电路。要求判断4位二进制数DCBA的大小属于0~5、6~10、11~15三个区间的哪一个之内。 解： 选用PAL14H4，14个输入端、4个输出端，每个输出包含4 个乘积项。 二、通用阵列逻辑GAL 采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。 与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell）， GAL和PAL在结构上的区别见下图： PAL结构 GAL结构 适当地为 OLMC进行 编程，GAL 就可以在功 能上代替前 面讨论过的 PAL各种输 出类型以及 其派生类型 （一）GAL器件结构和特点 GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型 1. GAL16V8的基本结构 8个输入缓冲器 8个输出反馈缓冲器 一个共用时钟CLK 8个输出缓冲器 8个OLMC 2. GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图： 组合输出 时序输出 3. 输出逻辑宏单元OLMC组态 输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态： 专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。 (1) 专用输入组态 ：如下图所示： 此时AC1(n)＝1，AC0＝0，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止， I/O可以作为输入端，提供给相邻的逻辑宏单元。 本级输入信号却来自另一相邻宏单元。 (2) 专用输出组态：如下图所示： AC1(n)＝0，AC0＝0，四路反馈数据选择器FMUX输出接在低电平， 本单元的反馈信号和相邻单元的信号都被阻断 由于或非门，使异或门的输出不经过D触发器，直接由处于使能状态的三态门输出 由于与非门输出使第一条乘积项经过乘积项数据选择器作为或门的输入 (4) 寄存器组态：当AC1(n)＝0，AC0＝1时，如下图所示。 （3）同学自学 此时OMUX选中触发器的输出同相Q端作为输出信号， 反馈输入信号来自D触发器的反相端 或门的输入有8个乘积项 OE、CLK作为输出缓冲器的使能信号和时钟，作为公共端 4. GAL是继PAL之后具有较高性能的PLD，和PAL相比，具有以下特点： (1) 有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态既可实现组合电路，又可实现时序电路。 (2) 100％可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，当编程或逻辑设计有错时，可以擦除重新编程、反复修改，直到得到正确的结果，因而每个芯片可100％编程。 (3) 100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它门的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100％可测。 (4) 高性能的E2COMS工艺：使GAL的高速度、低功耗，编程数据可保存20年以上。正是由于这些良好的特性，使GAL器件成为数字系统设计的