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DSP时钟电路和电源系统设计 深圳大学机电与控制工程学院 （School of Mechatronics and Control Engineering Shenzhen University） 杜建铭 教授 DSP系统对时钟电路的要求 处理器发展的趋势是：核工作时钟不断提高，而对外接时钟要求基本不变；如何实现? ADSP SHARC处理器的工作频率很高，对时钟参数信号抖动的要求也很高，在40MHz的时钟系统中，信号抖动宽度必须小于0.25ns,在33MHz的时钟系统中，信号抖动宽度必须小于0.5ns。 （这是因为高频时钟的抖动会引起内部时钟缩短，使DSP运行出错） DSP系统对时钟电路的要求续 在多处理器系统内，要求采用同频同相的同一时钟，也就是多个DSP时钟由一个时钟源来驱动； ADSP SHARC系列处理器对时钟的占空比也有较高的要求。比如，当时钟的占空比超过标称限制时，ADSP的链路口输出出错率会大为增加。 DSP系统时钟电路设计中的注意点 由一个晶振（或外接时钟）作为多处理器系统的同一同频同相时钟源。 同一电路板上各需要供给时钟的芯片用同一电路（如74ALS04）的各个门分别并行驱动，不应采用串行驱动方式。 时钟信号走线长度尽可能短，线宽尽可能大，与其它印制线间距尽可能大，紧靠器件布局布线，必要时可以走内层，以及用地线包围； DSP系统时钟电路设计中的注意点 时钟部分应处于电路板的中央位置，使时钟驱动线到各DSP的距离大体相等，保证各时钟的相位差在一个允许的范围内。 较长的时钟驱动线应串接40Ω电阻进行匹配，减少信号反射（适用于TTL电路驱动） 总体来说晶振的稳定度等方面好于晶体，尤其是在精密测量等领域，绝大多数用的都是高档的晶振。 典型的多处理器系统时钟电路配置电路 DSP系统时钟电路 DSP芯片内部设计的时钟和分频电路，可以直接将内部和外部的时钟分频，作为DSP的系统时钟，这种模式称为DIV模式。 DSP内部设计有锁相环（Phase－Locked Loop，PLL）电路; 优点：在使用外部时钟时，可以选择比较低频率的晶振，以降低噪声。外部时钟输入后，再通过内部PLL倍频到所需的工作频率（核时钟）。 从而受干扰的影响降低。 ADSP21160M的时钟输入电路 ADSP21160M内部同样有PLL电路用来对外部的输入频率进行倍频； ADSP21160M外部的时钟输入引脚为CLKIN。 并由CLK-CFG3、 CLK-CFG2、CLK-CFG1、 CLK-CFG0四个引脚的不同接线方法，决定对外部输入时钟的倍频系数。 ADSP21160M的时钟配置引脚 ADSP21160M的时钟引脚配置表 ADSP21160M 核时钟与外部CLKIN比率表 ADSP21160M 时钟电路设计 DSP系统中的电源设计 DSP大部分采用低电压供电方式，可以大大降低DSP芯片的功耗。以TMS320VC5402为例。 TMS320VC5402的电源分两种，即内核电源(CVDD）和I/O电源(DVDD)。 其中，I／O电源3.3V，内核电压为1.8 V。 电源电压上电要求 由于有两个电源，加电次序就是需要考虑的一个问题。理想情况下，DSP芯片上的两个电源同时加电，但是在一些场合很难做到。如果不能做到同时加电，对TMS320VC5402来说应先对DVDD加电，然后对CVDD加电，并且DVDD应不超过CVDD 2V。 然而对于ADSP21160M如果不能做到同时加电，则是应先上核电压，然后上I/O电压。 DSP系统电源设计 采用什么供电机制，主要取决于应用系统中提供什么样的电源。考虑到大部分数字系统工作于5 V和3.3 V，下面讨论两种情况。 从5 V电源产生：电路框图如图PPT(a)所示。在这种方案中，第1个电压调节器(Regulator)提供3.3V电压，第2个电压调节器提供1.8v电压。 从3.3 V电源产生：电路框图如图PPT(b)所示。在这种方案中，电压调节器提供1.8V电压。 DSP系统的电源设计 采用专门的DC－DC芯片进行电平转换 1. 单3.3 V电压输出。可以选用TI公司的TPS7133、TPS7233、TPS7333，或其他公司的如Maxim的MAX604等： 2. 单电源可调电压输出。TI公司的TPS7101、TPS7201等芯片提供可调节的输出电压(1.2v～9.75 V)。电压调节通过改变外接的两个电阻阻值实现； 3. 双电源输出。TI公司也提供有两路输出的电源芯片，如TPS73HD301、TPS73HD325、TPS73HD318。 其中PS73HD301的输出电压为一路3.3 v、一路可调输出(1.2V～9.75V)。 TPS73HD325