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第三章硬件电路设计 3.1频率计的系统框图 频率计的系统框图由图3.1所示，该框图可以划分为三个子系统，①输入通道，该子系统主要是由模拟电路组成；②多周期同步等精度频率、周期、时间等的测量控制及功能切换逻辑，该子系统基本上由数字硬件电路组成；③CPLD及其外围部件。 3.1.2各个子系统的主要技术指标及其组成 ⑴输入通道 因为输入通道是由前置放大器和整形器等组成的，所以就要对前置放大器的增益和带宽指标进行估计。在基本要求部分给定的信号最小值为0.5V，而在发挥部分又提出了要能测量小信号的要求，可将最小信号的值定为0.02V。若整形器采用TTL器件，其正常工作的最小输入电压为2V，由此可以估计出前置放大器的增益为2/0.02=100.该放大器的带宽应为0-100MHz,通道的输出是由TTL整形器提供的，输出电平自然能够满足后面等精度测量控制及功能切换逻辑的要求。为了适应测量脉冲宽度以及时间间隔的需要，输入通道中还要有脉冲边沿选择、出发电平调节电路，此外如果还要实现发挥部分提出的测量小信号的要求，通道中还需要设置灵敏度切换电路。如图3.2所示。 ⑵多周期同步等精度测量控制及功能切换逻辑 由于该系统全是数字电路，采用CPLD器件来实现这部分比较方便。对这部分所关心的指标是工作速度。一般情况下应选工作电压为+5V、输入/输出与TTL兼容的CPLD器件，以便于和输入通道以及CPLD相接口。 ⑶CPLD子系统 对这部分指标的主要考虑如下：①该CPLD由+5V电源供电，I/O口与TTL电平兼容；②要有丰富的四则算术运算和逻辑运算指令，指令运行速度要快；③片内除RAM外还要有EPROM；④至少有两个16位定时器/计数器；⑤有外部中断输入引脚；⑥具有串行通信口；⑦价格要低廉。综上所述，XC9500满足所有要求。 3.2CPLD介绍 3．2.1 XC9500 系列器件 Xilinx CPLD 系列器件包括 XC9500 系列器件、 CoolRunner XPLA 和 CoolRunner- Ⅱ系列器件。 Xilinx CPLD 器件可使用 Foundation 或 ISE 开发软件进行开发设计，也可使用专门针对 CPLD 器件的 Webpack 开发软件进行设计。 XC9500 XC9500系列器件分XC9500 5V器件、XC9500XL 3.3V器件和XC9500XV 2.5V器件3种类型，XC9500系列可提供从最简单的PAL综合设计到最先进的实时硬件现场升级的全套解决方案。表列出了XC9500器件的封装和I/O引脚数。 XC9500系列器件特征 系列器件 XC9536 XC9572 XC95108 XC95144 XC95216 XC95288 宏单元 36 72 108 144 216 288 可用门数 800 1600 2400 3200 4800 6400 寄存器 36 72 108 144 216 288 tPD/ns 5 7.5 7.5 7.5 10 15 tSU/ns 3.5 4.5 4.5 4.5 6.0 8.0 tCO/ns 4.0 4.5 4.5 4.5 6.0 8.0 tCNT/MHz（1） 100 125 125 125 111.1 92.2 tSYS/MHz（2） 100 83.3 83.3 83.3 66.7 56.6 图3-3 XC9500系列结构 每个XC9500器件是由一个多功能块FB（Function Block）和输入/输出块IOB组成，并有一个开关矩阵FastCONNECT完全互连的子系统。每个FB提供具有36个输入和18个输出的可编程逻辑；IOB则提供器件输入和输出的缓冲；FastCONNECT开关矩阵将所有输入信号及FB的输出连到FB的输入端。对于每个FB，有12~18个输出（取决于封装的引脚数）及相关的输出使能信号直接驱动IOB。在图3-3中，功能块输出线中的粗线直接驱动IOB。 ①功能块 如图3-4所示，每个功能块FB由18个独立的宏单元组成，每个宏单元可实现一个组合电路或寄存器的功能。FB除接收来自FastCONNECT的输入外，还接收全局时钟、输出使能和复位/置位信号。FB产生驱动FastCONNECT开关矩阵的18个输出，这18个信号和相应的输出使能信号也驱动IOB。 图3-4 XC9500系列功能模块 FB的逻辑是利用一个积之和的表达式（即与或阵列）来实现的。36个输入连同其互补信号共72个信号（对XC9500XL器件来说是54个输入连同其互补信号共108个信号）在可编程与阵列中可形成90个乘积项。乘积项分配器则将这90个乘积项的任何数目分配到每个宏单元。 每个FB支持局部反馈通道，它允许任何数目的FB输出驱动到它本身的可编程与阵列，而不是输出到FB的外部。