2012_05_复杂数字电路设计….pptVIP

* * * * * * * * * * * * * * * * * * * 5.4 阻塞与非阻塞 移位寄存器 module pipen1(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q1=d; q2=q1; q3=q2; end endmodule 再换一种方法? module pipen2(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q3=q2; q2=q1; q1=d; end endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 移位寄存器 module pipen3(q3,d,clk); output[7:0] q3;