第五章锁存器和触发器重点解析.ppt

5　锁存器和触发器 5.1　双稳态存储单元电路 5.1.1　双稳态的概念 　　5.1.2　双稳态存储单元电路 5.2　锁存器 5.2.1　SR锁存器 1、基本SR锁存器 与非门构成的基本RS触发器 S，R锁存器的应用 2、逻辑门控SR锁存器 逻辑门控SR锁存器 5.2.2　D锁存器 1、逻辑门控D锁存器 2、传输门控D锁存器 3、D锁存器的动态特性 同步D触发器（D锁存器） 4、典型集成电路 5.3　触发器的电路结构和工作原理 　　 5.3.1　主从触发器 1　工作原理 工作过程 2、典型集成电路 ３、主从触发器 ４、主从JK触发器 ５、 边沿触发器 　　6、边沿JK触发器 5.3.2　维持阻塞触发器 1、工作原理 5.3.3　利用传输延迟的触发器 １、工作原理 ２、典型集成电路 ↓ 5.3.4　触发器的动态特性 5.4　触发器的逻辑功能 5.4.1　D触发器　 5.4.2　JK触发器 5.4.3　T触发器 5.4.4　SR触发器 5.4.5　D触发器功能的转换 １、D触发器构成JK触发器 ２、Ｄ触发器构成Ｔ触发器 3、Ｄ触发器构成Ｔ′触发器 不同类型触发器之间的转换 集成同步D触发器 CP1、2 CP3、4 POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 的内容是CP上升沿时刻D的值。 　　触发：在时钟脉冲边沿作用下的状态刷新。 　　触发器：具有触发特性的存储单元电路。 　　分：上升沿触发、下降沿触发。 触发器的电路结构： 　1、主从触发器；2、维持阻塞触发器；3、传输延迟的触发器。 　　主从触发器：如，二个D锁存器级联，则构成了CMOS主从触发器。 　　左侧：主锁存器；右侧：从锁存器。 　　主、从锁存器的使能信号反相，交互锁存，数据隔离。 1、CP＝0，则C＝0，TG1通，D进入主锁存器，使得：Q′=D。 此时，TG3断开，TG4通，G3与G4组成双稳态存储单元。 2、CP＝1，则C＝1，TG2通，D不能进入主锁存器，G1与G2组成双稳态存储单元使，维持原态不变。 此时，TG4断开，TG3通， Q＝Q′ 。 4、D触发器：触发器的状态取决于CP信号上升沿到达前瞬间D信号 3、D触发器的特性方程：Qn+1=D。　 　　Qn+1是CP上升沿到达后的触发器的状态。 工作原理 （1）接收输入信号过程 CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。 1 0 0 1 CP下降沿到来时有效 特性方程 （2）输出信号过程 CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。 逻辑符号 电路特点 主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP＝1期间，输入信号R和S不能同时为1。 代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程： 将 主从JK触发器没有约束。 特性表 时序图 电路特点 逻辑符号 ①主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。 带清零端和预置端的主从JK触发器 RD=0，直接置0 0 1 1 1 1 0 0 1 SD=0，直接置1 1 0 0 0 1 1 1 1 带清零端和预置端的主从JK触发器的逻辑符号 集成主从JK触发器 低电平有效 低电平有效 CP下降沿触发 与输入主从JK触发器的逻辑符号 主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP＝1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。 1、边沿D触发器 工作原理 （1）CP＝0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。 （2）CP＝1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP＝1期间始终都有Qm=D。 下降沿时刻有效 （3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后