FPGA技术(通俗易懂)教案解析.ppt

设计实例2 设计一个模数为6的同步二进制计数器：（１）设置异步清零控制端，低电平复位。 （2）输入数据保持（3）输出进位提示。　（4）采用Verilog语言的文本输入方式。(5) 进行功能仿真与验证。 *说明：本例采用行为描述方式。第二种方法先定义一个类似产品74LVC161器件(模8)，再反馈置数去掉无用状态。两种描述均能完成设计要求。该程序放在Quartus II 的安装目录“C:\altera\80\quartus”的counter6文件夹下。 设计要求 状态图 设计实例2 //behavior description of a module_6 counter module counter6 (CLK,CE,CR,Q,TC); input CLK,CE,CR; //定义输入信号 output TC; //定义输出信号 output[2:0] Q; //定义输出信号 reg[2:0] Q; //定义信号类型 assign TC=CE(Q==3‘b101); //进位信号 指示，输出5时进位 always @(posedge CLK or negedge CR) begin if (CR==1‘b0) //复位 Q=3b0; else if (Q==3‘b101)//0