第五章VHDL语言基础技术方案.pptVIP

ENTITY mux41a IS PORT( a, b,c,d: IN BIT ; s1,s0 : IN BIT ; y : OUT BIT ); END ENTITY mux41a ; ARCHITECTURE one OF mux41a IS signal s : std_logic_vector(1 downto 0); s=s1s0; BEGIN s=s1s0; y = a WHEN s = 00 ELSE b WHEN s = 01 ELSE c WHEN s = 10 ELSE d; END ARCHITECTURE one ; signal s : bit_vector(1 downto 0); 错误1：说明部分不能进行 语句操作。 错误2：操作符左右两边数 据类型要一致。 例2 4选1的数据选择器(方法3) 作业：请采用WHEN_ELSE语句实现8选1的数据选择器 in1 in2 in3 LED1 LED2 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 0 实例来演示：一个三人表决器的逻辑设计。三人表决，以少数服从多数为原则，多数人同意则议案通过，否则议案被否决。这里，我们使用三个按键代表三个参与表决的人，置“0”表示该人同意议案，置“1”表示该人同意议案；两个指示灯用来表示表决结果，LED1 点亮表示议案通过，LED2 点亮表示议案被否决。真值表如下所示： 根据上面的真值表，做卡诺图简化， 可以得出： LED1=in1*in2+in1*in3+in2*in3 ， LED2=~LED1 例3 3人投票表决 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY voter IS END ENTITY voter; ARCHITECTURE one OF voter IS BEGIN END ARCHITECTURE one ; 程序包 实体 结构体 ------------------------------------------------ 库 PORT ( in1, in2, in3: IN BIT; led1,led2 : OUT BIT ); led1=(in1 and in2) or (in1 and in3) or (in2 and in3) ; led2=not(led1); 注意此程序是，错误的 端口模式错误，应改为inout,buffer 不同的逻辑操作符应加上括号 例3 3人投票表决 提示：（1）使用了‘+’, （2）赋值操作符的左右两边均出现了输出Q信号 取整数数据类型，为什么？ 端口信号模式取 BUFFER，为什么？ 例4 4位计数器（1） 注意，信号端口模式和 数据类型的改变！ 注意，引进内部信号矢量！ 运算符加载 例4 4位计数器（2） 数字系统中的数据处理和运算都是采用2进制，所以输出结果表达都是16进制的，为了使输出的16进制数据显示的更加直观，使人更容易阅读和理解，需要采用译码器将抽象的16进制数据转换为易于阅读的十进制数据，然后通过数码管显示。因此，本例子介绍7段数码显示译码器设计. 7段数码是纯组合电路，它是将16进制数表示的BCD码转换为10进制数，通过数码管显示为0，1，2，3，4，5，6，7，8，9 例5 7段数码显示译码器设计 ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; END bhv; 例2：D触发器的结构体描述 功能说明 结构体说明----- 1.时序电路