ch03-1第三章逻辑门电路教案解析.pptVIP

3.1.9 NMOS门电路 MOS数字集成电路的发展经历了由PMOS、NMOS到CMOS的过程。PMOS管以空穴为载流子，NMOS管以电子为载流子，因此PMOS电路的工作速度比不上NMOS电路，PMOS集成电路已很少使用。 NMOS逻辑门电路全部由N沟道MOS管构成。 1.NMOS反相器 2.NMOS与非门电路 3.NMOS或非门电路 注意：当与非门输入端增加时，串联的管子也随之增加。当输入全为高电平时，各管的导通电阻串联，使低电平输出电压升高，以致破坏正常的逻辑功能。 而或非门的工作管是并联的，增加管子的个数不会影响低电平输出电压的稳定。 NMOS门电路多以或非门为基础，构成各种功能的逻辑电路。 4.输入、输出保护电路和缓冲电路 采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性。 图3.1.16 实际集成CMOS门电路结构图 （1）输入端保护电路: (1) 0 vI VDD + vDF (2) vI VDD + vDF 二极管导通电压：vDF (3) vI - vDF 当输入电压不在正常电压范围时,二极管导通，限制了电容两端电压的增加,保护了输入电路。 D1、D2截止 D1导通, D2截止 vG = VDD + vDF D2导通, D1截止 vG = - vDF RS和MOS管的栅极电容组成积分网络，使输入信号的过冲电压延迟且衰减后到栅极。 D2 ---分布式二极管(iD大) 图3.1.17 输入保护电路及缓冲电路 （2）CMOS逻辑门的缓冲电路 输入、输出端加了反相器作为缓冲电路，所以电路的逻辑功能也发生了变化。增加了缓冲器后的逻辑功能为与非功能。 图3.1.18 带缓冲级的CMOS与非门的逻辑图 1.CMOS漏极开路门 （1）CMOS漏极开路门的提出 输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。 这一问题可以采用漏极开路门来解决。所谓漏极开路是指CMOS门输出电路只有NMOS管，并且它的漏极是开路的。 3.1.6 CMOS漏极开路（OD）门和三态输出门电路 +VDD T N1 T N2 A B +VDD A B 0 1 图3.1.19 普通CMOS门电路输出端相连 （2）漏极开路门的结构与逻辑符号 (c) 可以实现线与功能。 +VDD V SS T P1 T N1 T P2 T N2 A B L 电路 逻辑符号 (b)与非逻辑不变； 漏极开路门输出连接 (a)工作时必须外接电源和电阻; (3) 上拉电阻对OD门动态性能的影响 Rp的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快。但功耗大,且可能使输出电流超过允许的最大值IOL(max） 。 电路带电容负载 1 0 CL Rp的值大，可保证输出电流不能超过允许的最大值IOL(max）、功耗小。但负载电容的充电时间常数亦愈大，开关速度因而愈慢。 由于驱动门的输出电容、负载门的输入电容以及接线电容的存在，上拉电阻Rp的大小必将影响OD门的开关速度。 最不利的情况： 只有一个 OD门导通， 1 1 0 为保证低电平输出OD门的输出电流不能超过允许的最大值 IOL(max)且VO=VOL(max） ，RP不能太小。 当VO=VOL IIL（total) IOL（max) +V DD IIL RP n … m … k 图3.1.22 计算OD门上拉电阻Rp的工作情况 当VO=VOH +V DD RP n … m … 1 1 1 IIH（total) I0H（total) 为使得高电平不低于规定的VIH的最小值，则Rp的选择不能过大。Rp的最大值Rp(max) ： 图3.1.22 计算OD门上拉电阻Rp的工作情况 第3周周五 34节 305、1306班 2.三态(TSL)输出门电路 利用OD门虽然可以实现线与的功能，但外接电阻Rp的选择要受到一定的限制而不能取得太小，因此影响了工作速度。同时它省去了有源负载，使得带负载能力下降。 为保持推拉式输出级的优点，又能作线与连接，人们开发了一种三态输出门电路，它的输出除了具有一般门的两种状态，还具有高阻态，又称为禁止态。 1 0 0 1 1 截止 导通 1 1 1 高阻 × 0 输出L 输入A 使能EN 0 0 1 1 0 0 截止 导通 0 1 0 截止 截止 X 1 逻辑功能：高电平有效的同相逻辑门 0 1 图3.1.24 高电平使能三态输出门电路 3.1.7 CMOS传输门(双向模拟开关) 1. CMOS传输门电路 电路 逻辑符号 υI / υO υo/ υI C 等效电路 图3.1.26 CMOS传输门