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《FPGA技术及应用》 第9章 VHDL基本语句(补充） 舒双宝 博士/副教授 合肥工业大学仪器科学与光电工程学院 shu@hfut.edu.cn 9.1 顺序语句 顺序语句（Seguential statements）是相对于并行语句而言的。顺序语句的特点是，每一条顺序语句的执行（指仿真执行）顺序是与它们的书写顺序基本一致的。顺序语句只能出现在进程和子程序中，子程序包括函数和过程。 六类顺序语句 赋值语句 流程控制语句 等待语句 子程序调用语句 返回语句 空操作语句 赋值语句 信号赋值语句 变量赋值语句 变量具有局部特征，对于它的赋值是立即发生的，即是一种时间延迟为零的赋值行为。 信号具有全局性特征，不带可以作为一个设计实体内部各单元之间数据传送的载体，而且可以通过信号与其他的实体进行通信。 IF 语句 详见第8章。 IF语句概述 (1) IF 条件句 Then 顺序语句 END IF; IF语句概述 IF语句概述 (3) IF 条件句 Then IF 条件句 Then ... END IF END IF IF语句概述 8-3 优先编码器设计 8-3 优先编码器设计 CASE语句 选择值 [ |选择值 ] 单个普通数值，如6。 数值选择范围，如(2 TO 4)。 并列数值，如3|5。 混合方式，以上三种方式的混合。 CASE语句错误示例 LOOP语句 LOOP语句 LOOP语句示例 LOOP语句示例 NEXT语句 NEXT语句示例 EXIT语句 WAIT语句 子程序调用语句 子程序调用语句 RETURN语句 空操作语句 9.2 并行语句 并行信号赋值语句(Concurrent Signal Assignments) 进程语句(Process Statements) 块语句(Block Statements) 条件信号赋值语句(Selected Signal Assignments) 元件例化语句(Component Instantiations） 生成语句(Generate Statements) 并行过程调用语句(Concurrent Procedure Calls) 9.2 并行语句 并行信号赋值语句 简单信号赋值语句 条件信号赋值语句 选择信号赋值语句 并行信号赋值语句 并行信号赋值语句 并行信号赋值语句 元件例化语句 生成语句 生成参数（循环变量） 生成语句产生的8个相同的电路模块 REPORT语句 REPORT语句示例 REPORT语句 断言语句 VHDL中断言语句主要用于程序调试、时序仿真时的人机对话，也属于不可综合语句，只用于检测某些电路模型是否正常工作等。 断言语句示例 9.3 属性描述与定义语句 9.3 属性描述与定义语句 9.3 属性描述与定义语句 THE END 若条件表达式布尔量为真，表示一切正常；如果为假，则表示出错。 【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder IS PORT ( a, b, c : IN STD_LOGIC; data1, data2 : IN STD_LOGIC; dataout : OUT STD_LOGIC ); END decoder; ARCHITECTURE concunt OF decoder IS SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ; BEGIN instruction = c b a ; WITH instruction SELECT dataout = data1 AND data2 WHEN 000 , data1 OR data2 WHEN 001 , data1 NAND data2 WHEN 010 , data1 NOR data2 WHEN 011 , data1 XOR data2 WHEN 100 , data1 XNOR data2 WHEN 101 , Z WHEN OTHERS ; END concunt ; COMPONENT 元件名 IS GENERIC (类属表); -- 元件定义语句 PORT (端口名表); END COMPONENT 元件名; 例化名: 元件名 PORT MAP([端口名=] 连接端口