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关于集成电路电磁兼容的发展蓝图 摘 要 下面的文章收集的是到2020年为止关于集成电路技术的信息集合和发展趋势，建立集成电路电磁兼容的初步发展蓝图，把重点放在嵌入式芯片系统在汽车和家用电子产品中的应用。 1.简介 在过去的十年里，关于电磁兼容(EMC)问题的重要性，提出的低发射、高免疫干扰已经成为整个集成电路性能方面的关键分水岭。集成度、高开关速度和更复杂的电路的实现进展过程往往增加了射频发射集成电路出现的数量。减小电源电压和增加干扰的次数，往往会降低电路对射频和脉冲干扰信号的免疫力。电磁兼容问题已经成为集成电路重新设计的主要原因之一，主要是由于设计方法不恰当以及缺乏降噪和提高免疫力方面的专业知识。具体的工作和重要会议当中的专项会议加强了这方面的对话交流，并且在集成电路电磁兼容研究组织内部开展知识交流活动。有了IEC国际标准化委员会的支持，集成电路发射[1]和磁化率(敏感度)特征[2]以及集成电路电磁兼容建模[4]已经出现了适用的标准。 有关电磁兼容发展蓝图的想法是在集成电路制造技术进展之后由一些专家提出来的。本文旨在说明CMOS技术的发展趋势以及它对电磁兼容和所有可能的问题的影响。从必要的方法、知识和工具这些情况来看，应该要强调克服这些问题。提出发展蓝图还应该帮助把研究机构、大学、半导体公司、铸造厂和工具厂在常见的前瞻性项目上与集成电路(IC)相关的标准化委员会之间密切联系起来。 本文概述如下：到2020年为止，半导体技术的全球发展趋势在第二节通过对集成电路性能的一个预测来加以说明的。第三节展示的是意想不到的射频发射和免疫干扰的演变的未来场景。另外也提供了蓝图的图解，主要是集中在标准测量方法和电磁兼容建模上。 2. 半导体技术的全球发展趋势 2.1 更快的处理器 国际半导体技术蓝图（ITRS）设立了未来15年的工业技术目标和里程碑[9]，这个前瞻性项目可能是在微电子技术当中引用最多的项目之一。接下来提出的技术实现步骤分别体现在1:65纳米，1:32纳米，1:22纳米，1:15纳米，1:9纳米的图形中。由图1可显示出两种趋势，一种是关注高端处理器的，另外一种是关注成本/性能微控制器的，可以看出，嵌入式微控制器是在引入高端微处理器将近5年后才开始使用的。 随着平版的缩放，数字电路的线性尺寸大约减少了0.7倍，晶体管尺寸面积大约减少了2倍。较小的单元尺寸要求要有更高的集成度、更小的设备和更少的硅成本。 然而，事实是相反的，压缩的单元意味着需要更多的金属层和更费时费力的过程。一个不为人所知的设计蓝图，其重点是在与电磁兼容(EMC)[8]、美狄亚白皮书(MEDEA+ White Book)以及视觉2020相关部分的设计自动化工具上。 有关平版缩放的一个非常重要的趋势是减少门开关的延迟时间，这是因为强电流在很小的门电容上充电和放电所致。 互联电容的互联长度缓慢减少即距离会缩短，但是，即使当使用低介电常数(K)材料时，互联间距仍会成反比的影响。 到2020年，预计将要开发出新的处理器，其工作频率为100GHz，如图2所示。从频率的角度上，可以了解高性能微处理器和微控制器之间的区别。 到2016年，国际半导体技术蓝图（ITRS）项目计划设计的晶体管最低物理门长度接近9nm，大多数研究者认为这是硅的物理极限。饱和情况下考虑频率增加的一些限制因素，如MOS管的迁移率下降，互连延迟等。 2.2 更多的开关噪声 如图3所示，平均门开关电流有规律的减少，从本质上，这应该对瞬态开关噪声积极影响。