VerilogHDL数字系统设计及其应用_12开发工具介绍教案解析.pptVIP

　　4. 向工程中添加文件 　　在建立了工程之后，必须向该工程中添加要仿真的源程序文件。在Project子窗口中单击鼠标右键，得到如图12.7所示的弹出式菜单。 　　选择Add HDL File(s)…项，屏幕上就出现Add File(s)对话框，如图12.8所示。 图12.7 添加文件的弹出式菜单 图12.8 添加文件对话框 　　按住Shift键，选择add4.v与add4test.v两个文件，并单击打开按钮，就将这两个文件添加到刚才建立的test.hpj工程中，此时的Project子窗口如图12.9所示。 图12.9 添加文件后的Project子窗口 　　5. 修改文件 　　如果需要修改源程序文件，只需用鼠标双击Project子窗口中相应的文件名，即可打开相应的文件，以便查看或修改。例如需要修改文件add4.v，则用鼠标双击Project子窗口中的D:\Vlogger\ Examples\add4.v项，屏幕上就出现add4.v的源程序文件，如图12.10所示。对修改后的文件必须存盘，以保证更新原来的文件。 图12.10 add4.v的源程序文件 12.4.2 Verilog语言工程的编译 　　在建立了新的工程并添加文件后，Project子窗口如图12.9所示，从图中只能看到文件名，而并不能看出Verilog HDL源程序中各模块的层次，这可通过对工程进行编译来实现。 　　1. 工程编译方法 　　Verilog语言工程的编译方法有以下三种： 　　(1) 利用工具栏上的　　按钮。 　　(2) 利用Simulate选项下子菜单中的Build项。 　　(3) 利用快捷键F7。 　　以上三种方法是等效的。 　　2. 编译工程 　　利用上述三种编译方法中的任一种对工程test.hpj进行编译，编译后各子窗口的内容发生了以下变化。 　　Project子窗口不再是如图12.9所示的只有两个添加到工程中的文件名，而是经过编译后各源文件中模块的分级树状结构，如图12.11所示。从图中可以明显看出，每一个源程序文件由几个模块构成，模块包括的端口、信号与元件，以及端口与信号的类型。 　　编译后的Diagram子窗口如图12.12所示，测试源程序文件add4test.v中顶层模块的信号均自动添加到该窗口中，而源程序文件add4.v中模块的端口、信号及元件并不能添加到该窗口中，这一点需要读者注意。这时信号并没有任何波形显示，因为还没有对工程中的源程序文件进行仿真操作，信号并未被赋值。 图12.11 编译后的Project子窗口 图12.12 编译后的Diagram子窗口 　　如果需要观察测试源程序文件中顶层模块的元件或元件中的端口、信号的变化，则必须将相应的元件或元件中的端口、信号添加到Diagram子窗口中去，这可通过下面的操作来实现。在编译后的Project子窗口(如图12.11所示)中找到要添加的元件或元件中的端口、信号，单击鼠标右键，系统弹出如图12.13所示的上下文菜单，从中选择Watch Components项即可。添加元件后的Diagram子窗口如图12.14所示。 图12.13 添加元件时的上下文菜单 图12.14 添加元件后的Diagram子窗口 　　编译后的Report子窗口如图12.15所示，从图中我们可以得到有关编译时间、编译顺序及编译成功的信息。 　　由此可以看到，工程编译分为以下三个步骤进行： 　　(1) 读入源程序文件，并将其转换成内部数据结构，然后检查语法错误与语义错误，包括未定义的变量、端口及变量的非法使用。 图12.15 编译后的Report子窗口 第12章 开发工具介绍 第12章　开发工具介绍 12.1 EDA基本工具 12.2 Verilog HDL开发工具 12.3 VeriLogger Pro概况 12.4 VeriLogger Pro使用指南 12.1 EDA基本工具 　　集成电路技术的发展不断对EDA技术提出新的要求，并且促进了EDA技术的发展。但是总的来说，EDA系统的设计能力一直难以赶上集成电路技术发展的要求。EDA工具的发展经历了两大阶段：物理工具阶段和逻辑工具阶段。现在的EDA和系统设计工具正被理解成一个整体的概念——电子设计自动化。 　　物理工具用来完成设计中的实际物理问题，如芯片布局、印刷电路板布线等。另外它还能提供一些设计的电气性能分析，如设计规则检查等。这些工作现在主要由芯片生产厂家来完成。 　　逻辑工具是基于网表、布尔逻辑、传输时序等概念的。首先进行设计输入，包括原理图输入和硬件描述语言的输入，然后逻辑工具对设计输入进行逻辑综合、仿真、优化等操作，最后生成物理工具可以接受的网表和VHDL、Verilog HDL的结构化描述。 　　在过去的