VHDL-10电子科技大学教案解析.pptVIP

结构设计的宏调用 采用宏调用编制的程序中没有元件的说明，只有元件例化语句，所以一定要注意元件名称、端口名称及顺序与资源库中表达的一致。由于底层元件已经有了具体实现方式，所以采用宏调用编制的模块程序可以直接进行仿真和技术综合。 宏调用的使用实例 16位总线反相器设计： library ieee; use ieee.std_logic_1164.all;use work.all; ? entity inv16 is port (x: in std_logic_vector (15 downto 0); y:out std_logic_vector (15 downto 0) ); end inv16; ? architecture s of inv16 is begin u1: businv generic map(16) port map (x,y); end s; 宏调用的使用实例 8选1数据选择器设计（altera数据库的使用） library ieee;use ieee.std_logic_1164.all; library altera;use altera.maxplus2.all; ? entity mux8_alt is port(a,b,c,gn:in std_logic; d:in std_logic_vector(7 downto 0); y,wn:out std_logic); end mux8_alt; ? architecture str of mux8_alt is begin mux:a_74151b port map(c,b,a,d,gn,y,wn); end str; 宏调用的使用实例 24位寄存器的LPM设计（LPM库的使用） library ieee; use ieee.std_logic_1164.all; library lpm; use lpm.lpm_components.all; entity reg24lpm is port(clk: in std_logic; d:in std_logic_vector(23 downto 0); q: out std_logic_vector(23 downto 0)); end reg24lpm; architecture str of reg24lpm is begin reg24: lpm_ff generic map (lpm_width =24) port map (data=d(23 downto 0),clock=clk,q=q(23 downto 0)); end str; 结构设计的小结 与图形输入设计法最接近，可以最直观地进行逻辑电路图的设计；电路直观，节点清楚，便于仿真分析调试； 直接进行人工优化，能实现最优化的电路； 结构设计的小结 便于实现层次化模块化设计；尤其适合于系统逐层分割设计； 与图形输入设计法对应，可以最直观地进行逻辑电路图的设计；电路直观，节点清楚； 进行仿真综合时，需要先有底层的元件，才能进行上层元件及电路的仿真综合。 VHDL的构造体： architecture architecture arch_name of entity_name is declarations and definitions; …… begin concurrent statement; …… end arch_name; 构造体的并行语句 并行语句是构造体的执行语句，体现电路模块的结构细节与功能，构造体中每条并行语句都可以综合形成一个电路功能单元。 并行语句表达电路模块独立工作的概念，并行语句的排列顺序对电路功能没有影响。 并行语句的仿真特点 在仿真时刻零点开始执行； 在任一并行语句的任一输入信号出现变化时开始执行； （在电路模块中，一次仿真只考虑一组输入变化引起的状态变化；仅当电路进入稳定状态后，才能进行下一个输入的变化。） 并行语句的仿真过程 仿真开始---逐一执行构造体中全部并行语句（耗时?t），计算并暂存所有的输出信号值，但在计算过程中不改变信号值； 执行完毕，根据执行结果为所有并行语句的输出信号赋值； 并行语句的仿真过程 赋值后，检查有没有导致任何语句的输入信号发生变化； 若有变化，则立即开始下一次执行； 继续上述过程直到电路进入稳定状态（没有输入信号再发生变化），本次仿真过程结束，等待下一次仿真时刻； 构造体的并行语句 VHDL中采用三种并行语句，表达了不同的设计描述思想。 元件例化语句 结构描述 信号赋