专用集成电路设计与实践详解.docVIP

实验报告 专用集成电路 设计与实践 班 级 学 号32 姓 名：郝颖璋 实验一：系统认知与电机控制 实验目的 1、熟悉实验箱的系统 2、掌握电机的控制 实验设备 计算机、实验箱 实验内容 用开关控制电机的转动 电路图设计 Verilog源文件及测试平台 1、源文件 `timescale 10ns/ 10ns //单位/精度 module Con_Motor( CLK, Command, CP ); input CLK; input Command; output CP; reg CP; reg[15:0] counter; always@(posedge CLK) begin if(Command == 0) counter =0; else if(counter =20) counter =0; else if(counter 20) counter =counter+1; else counter =counter; end always@(posedge CLK) begin if(counter ==0) CP =0; else if((counter =1)(counter =10)) CP =1; else CP =0; end endmodule 实验结果 实验总结 通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编译、仿真方法。同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识 实验二：基本输入输出仿真和测试 实验目的 1、了解输入输出仿真和测试的主要用途 2、掌握具体电路的方法 实验设备 计算机、实验箱 实验内容 用仿真软件测试 电路图设计 Verilog源文件及测试平台 1、源文件 `timescale 10ns/ 10ns //单位/精度 module test_led( CLK, Data_Key, Data_Led ); input CLK; input[7:0] Data_Key; output[7:0] Data_Led; reg[7:0] Data_Led; always@(posedge CLK) begin Data_Led =Data_Key; end endmodule 实验总结 实验三：流水灯仿真和测试 实验目的 1、熟悉和掌握quartus ii和modelsim软件的使用方法 2、学习简单电路的的设计和硬件测试 实验设备 计算机、实验箱 实验内容 1、用quartus ii软件创建工程 2、用modelsim软件进行仿真 电路图设计 Verilog源文件及测试平台 1、源文件 `timescale 10ns/ 10ns //单位/精度 module Con_Led( CLK, Command, Data_Led ); input CLK; input Command; output[7:0] Data_Led; reg[7:0] Data_Led; reg[2:0] Count; always@(posedge CLK) begin Count =Count+1; end always@(posedge CLK) begin if(Command ==0) begin if (Count ==0) Data_Led =8b0000_0001; else Data_Led =(Data_Led1); end else begin if (Count ==0) Data_Led =8b1000_0000; else Data_Led =(Data_Led1); end end endmodule 2、测试平台 `timescale 1 ps/ 1 ps module Con_Led_vlg_tst(); reg eachvec; reg CLK; reg Command; wire [7:0] Data_Led; Con_Led i1 ( .CLK(CLK), .Command(Command), .Data_Led(Data_Led) ); initia