西工大卷积器的实验报告.docVIP

西北工业大学 《实验一》 学 院： 软件与微电子学院 学　　号： 2012303528 姓　　名： 杜幸芝 专 业： 微电子 实验时间： 2014.11 实验地点： 毅字楼335 指导教师： 韩兵 西北工业大学 201 4 年 11 月 一、实验目的及要求 （1）学习和掌握高速计算逻辑状态机的控制基本方法； （2）了解计算逻辑与存储器与AD模块的接口设计技术基础； （3）进一步掌握逻辑总线在模块设计中的应用和控制； （4）熟悉用工程概念来编写较完整的测试模块，做到接近真实的完整测试。 二、实验设备（环境）及要求 预装了开发工具ModelSimSE、synplify的PC机 三、实验内容与步骤 注：包含总体设计框图及详细说明、子模块设计框图和设计流程图等。 不要源代码！ 实验内容：本次实验采用Verilog HDL语言设计一个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结果1，否则给出结果0；并写出测试模型，使其进行比较全面的测试。 设计框图：（老师我好像一开始没有理解正确，直接只弄了一个图，还望老师见解。） 总体设计框图的思路：首先要控制AD变化器进行AD转换，所以要设计AD转换器，再从AD变换器得到变换后的数字序列，再对数字序列进行卷积，所以要设计卷积器。再将最后结果存入RAM，所以还需要设计RAM. 子模块设计框图：AD转换器，RAM的设计可以认真研究书上所给的附录手册，来进行设计。而卷积器而需要认识到主要是时序逻辑抽象为有限状态机。 设计流程图（卷积器）：选择8位输入总线，输出到RAM的数据总线也选择8位。卷积值的高、低字节被分别写到两个RAM中。地址总线为11位。为了 理解卷积器设计中的状态机。 PS:这个流图是我用VISIO画的，没办法复制粘贴，只好导成PDF文档，然后再截图，如果有看不清楚的地方，望老师宽恕。 四、实验结果与数据处理 注：包含仿真与综合结果等图。 仿真图： 综合图： 五、分析与讨论 Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，HDL语言本身是专门面向硬件与系统设计的。本次的基于Veilog的简单卷积器的设计，使我更加熟练的掌握了使用Veilog设计程序的基本步骤流程，熟悉使用了HDL语言，并且完成了本次课设的目的与要求。为以后工作和学习上的打好更加坚实的基础。 这次试验使我认识到任何一种简单的模块设计都不是简单地组合，它需要考虑到方方面面，需要与之前所学知识紧密结合。在设计过程中出现的一些不懂不会的情况，我通过通过查阅资料，询问老师，和同学小组相互讨论，逐一解决了困难。通过这次的设计联系，发现了自身存在许多不足之处，例如考虑问题不严密，思维模式单一等等，以后会加强这方面的相应练习。 遇到的一些问题：刚开始时，软件的安装和破解是一个很大的问题，可能由于刚开始没有设计好环境变量，所以，无法正确的打开仿真软件，综合也遇到了同样的问题。经过反复的安装，最后终于成功。此外，我在使用软件的过程中遇到了点开建立工程的图标，却无法出现相应的对话框。最后发现需要点开layout点reset图标。(刚开始的时候问学长，学长也不知道，最后我摸索出来的。) 六、教师评语 签名： 日期： 成绩