基于FPGA的数字系统设计2007解读.ppt

VS 设计输入路线图 设计仿真 设计验证 IP的定义 IP (Intellectual Property)是知识产权的简称。IP定义为：经过预先设计、预先验证，符合产业界普遍认同的设计规范和设计标准，具有相对独立功能的电路模块；可重用于 SoC或复杂ASIC/FPGA设计中。 在工业界，IP常被称为SIP (Silicon IP)或VC (Virtual Component)。 在FPGA设计界，IP称为IP 核 （IP　Core），有硬核(hard core ）、软核（soft core)之分. 工艺发展与设计效率之间的剪刀差 IP重用对设计生产率的提高 IP标准化组织 Altera 公司部分IP Core IC设计发展周期图 许氏循环揭示了集成电路产品沿着“通用”与“专用”波动发展的规律； 预测了继SoC之后的下一代的产品将是一种通用器件：可重构SoC —— SOPC。 系统芯片—— SOC Altera SOPC —NiosII BuilderTM ?? ? ??????? 2.4.0 UTOPIA Level 2 Slave ?? ? ??????? 2.3.0 UTOPIA Level 2 Master ?? ? ??????? 2.3.0 SONET/SDH Compiler ?? ? ??????? 2.2.1 POS-PHY Level 4 ?? ? ??????? 1.3.0 POS-PHY Level 2 3 Compiler ?? ? ??????? 2.1.0 Parallel Serial RapidIO??Physical Layer ?? ? ??????? 1.5.0 8B10B Encoder/Decoder ???????? ? ??????? 4.1.0 Viterbi Compiler, Serial Decoder ???????? ? ??????? 4.1.0 Viterbi Compiler, Parallel Decoder ?? ? ??????? 1.6.0 Turbo Encoder ?? ? ??????? 1.6.0 Turbo Decoder ???????? ? ??????? 3.5.0 Reed-Solomon Compiler, Encoder ???????? ? ??????? 3.5.0 Reed-Solomon Compiler, Decoder ???????? ? ??????? 2.2.0 Color Space Converter ???????? ? ??????? 2.1.0 Fast Fourier Transform (FFT/IFFT) ???????? ? ??????? 2.2.0 Numerically Controlled Oscillator Compiler ???????? ? ??????? 3.1.0 Finite Impulse Response Compiler ?? ??????? ??????? 2.2.0 DDR SDRAM Controller ?? ? ??????? 1.3.0 8-bit HyperTransport??Bus Interface ?? ? ??????? 3.2.0 PCI Compiler: 64-bit Master/Target ? ? ??????? 3.2.0 PCI Compiler: 32-bit Master/Target DSP Builder Ready? SOPC Builder Ready Supports OpenCore??Plus Version MegaCore?Function 第四节 SOC与SOPC SOPC SoC（System on a Chip） CPU DSP Analog I/F ROM PCB（System on a Board） SOPC — System on a Programmable Chip SOPC的途径 SOPC的途径 NIOSII NIOSII 8051 SOPC Builder SOPC?Builder库中已有的组件： 处理器? 片内处理器? 片外处理器的接口 IP外设 存储器接口 通用的微-外设 通讯外设 桥接口 数字信号处理（DSP）IP 硬件加速外设 EBI SRAM (Single Port) SDRAM Controller DPRAM SDRAM Interfa