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《数字系统设计》 实验报告 班级____通信2班__________________ 姓名______吴鹏_____________________ 学号______1309131091___________________ 实验 组合电路的设计 实验目的：熟悉的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 实验内容：首先利用完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。 实验程序: ENTITY mux21a IS PORT (a, b, s: IN BIT; Y: OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a, b, s) BEGIN IF s=0 THEN y=a; ELSE y=b; END IF; END PROCESS; END ARCHITECTURE one; 实验结果： 综合电路图 顶层实验电路 底层实验电路 仿真时序图 实验实验 时序电路的设计 实验目的：熟悉的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 实验任务：Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity up_down is Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(2 downto 0); Cout: out std_logic); End; Architecture a of up_down is Signal count: std_logic_vector(2 downto 0); Begin Process(clk,rst) Begin If rst=’0’ then Count=(others=’0’); Elsif rising_edge(clk) then If en=’1’ then Case up is When ‘1’ = count=count+1; When others =count=count-1; End case; End if; End if; End process; Sum=count; Cout =’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’; End; 实验结果： 1、综合电路图 顶层实验电路 底层实验电路 2、仿真时序图 实验实验 实验目的：实验原理：2N A1N A0N GSN EON 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 X X X X X X X 0 0 0 0 0 1 0 X X X X X X 0 1 0 0 1 0 1 0 X X X X X 0 1 1 0 1 0 0 1 0 X X X X 0 1 1 1 0 1 1 0 1 0 X X X 0 1 1 1 1 1 0 0 0 1 0 X X 0 1 1 1 1 1 1 0 1 0 1 0 X 0 1 1 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 实验源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ENCODER IS PORT( D:IN STD_LOGIC_VECTOR(0 TO 7); A:OUT STD_LOGIC_VECTOR(0 TO 2) ); END ; ARCHITECTURE XIANI OF ENCODER IS BEGIN PROCESS(D) BEGIN IF (D(7)=0)THEN A=111; ELSIF (D(6)=0)THEN A=110; ELSIF (D(5)=0)THEN A=101; ELSIF (D(4)=0)THEN A=100; ELSIF (D(3)=0)THEN A=011; ELSIF (D(2)=0)THEN A=010; ELSIF (D(1