FPGA教案分析.ppt

altera FLEX/ACEX LAB的内部结构 LE的构成： 4输入LUT、FF、MUX、进位链和级联链 进位链 和 级连链 进位链 提供LE之间超速进位功能(0.2ns)，低位进位信号通过进位链进位到高位。用于高速计数器、加法器、比较器等。 级连链 相邻的LUT通过级连链串连起来，组合实现更多输入的复杂逻辑功能（每增加一个LE，函数功能可增加4个有效的输入）。 进位链/级连链的使用都由系统工具自动选用。 可编程互连资源PIR 用于实现 FPGA 内部CLB之间以及CLB与IOB的可编程连接。 PIR包括各种长度的金属连线线段和可编程连接开关。 片内连线按相对长度分为：单长度线、双长度线和长线。 可配置I/O模块（IOB） 和 CPLD 一样，用作为芯片内部逻辑与外引脚的接口，每个 IOB 对应一个引脚，可单独配置成输入/输出或双向属性。 CPLD与FPGA的区别 CPLD FPGA 内部结构 Product－term Look－up Table 编程存储 内部EEPROM SRAM，外挂EEPROM 资源类型 组合电路资源丰富 触发器资源丰富 集成度 低 高 使用场合 更适合于组合逻辑 更适合于时序逻辑 器件延时 （均匀连续布线） 可预测 （分段式布线） 不可预测 其他资源 － EAB，锁相环 保密性 可加密 一般不能保密 FPGA概述