专题一数字钟设计.pptVIP

参考书目 《VHDL硬件描述语言与数字逻辑电路设计》。侯伯亨等编著，西电出版社。20.80 《CPLD数字电路设计－－使用MAX+plusⅡ （入门篇）》。廖裕评等编著，清华大学出版社。49.00（含光盘） 《VHDL应用与开发实践》。甘历编著，科学出版社。29.00 专题一：数字钟设计 一、教学内容：数字钟设计 二、学目的及要求： 1、掌握VHDL语言的基本结构及编程思想。 2、掌握VHDL语言的软件仿真方法。 3、掌握VHDL语言的下载及硬件仿真方法。 4、提高综合应用能力。 三、授课课时：4课时 四、教学重点、难点：数字钟VHDL语言设计 数字钟设计 要求： 1、用VHDL实现数字钟系统的软件编辑。 方法一：元件例化 方法二：原理图 2、用VHDL实现数字钟系统的软件仿真。 3、用VHDL实现数字钟系统的硬件仿真。 原理图设计方法 状态机程序 * EDA芯片 一、60进制计数器设计 元件外部引脚功能图： 说明：1、EN＝‘1’时，正常计数，＝‘0’时，停止计数。 2、CLRN＝’0’时，复位清零，＝‘1’时，正常计数。 3、CLK时钟信号，上升沿触发。 4、QSA：60进制个位输出；QSB：60进制十位输出。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY clock_60 IS PORT( CLRN,EN,CLK: IN STD_LOGIC; cout1: out STD_LOGIC; Qsa : OUT INTEGER RANGE 0 TO 9; Qsb : OUT INTEGER RANGE 0 TO 5); END clock_60; ARCHITECTURE a OF clock_60 IS BEGIN PROCESS(CLK,CLRN) VARIABLE tmpsa: INTEGER RANGE 0 TO 9; VARIABLE tmpsb: INTEGER RANGE 0 TO 5; 一、60进制计数器设计（VHDL程序） BEGIN IF CLRN=0 THEN tmpsb := 0; tmpsa := 0; ELSIF CLKevent AND CLK=1 THEN IF EN=1 THEN IF tmpsb=5 AND tmpsa=9 THEN tmpSa:=0; tmpSb:=0 ;COUT1=1; ELSIF tmpSa=9 THEN tmpSa:=0; tmpSb:=tmpSb+1; ELSE tmpSa:=tmpSa+1; END IF; END IF; END IF ; QSA=tmpsa;QSB=tmpsb; END PROCESS ; END a; 二、24进制计数器设计 元件外部引脚功能图： 说明：1、EN＝‘1’时，正常计数，＝‘0’时，停止计数。 2、CLRN＝’0’时，复位清零，＝‘1’时，正常计数。 3、CLK时钟信号，上升沿触发。 4、QHA：24进制个位输出；QHB：24进制十位输出。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY clock_24 IS PORT( CLRN,EN,CLK: IN STD_LOGIC; cout: out STD_LOGIC; Qha : OUT INTEGER RANGE 0 TO 9; Qhb : OUT INTEGER RANGE 0 TO 2); END clock_24; ARCHITECTURE a OF clock_24 IS BEGIN PROCESS(CLK,CLRN) VARIABLE tmpha: INTEGER RANG