FPGA及Nexys3开发(三).ppt

逻辑设计基础 逻辑设计基础 * VLSI系统设计 * 在工程路径下的文件夹“ipcore_dir”下，生成两个重要文件： rom_16x8.v：IP的行为模型，用于功能仿真 rom_16x8.ngc：IP综合产生的网表文件，是Xilinx自有文件格式，为二进制文件，且被加密 §Xilinx IP Core — — 基于块RAM的单口ROM * VLSI系统设计 * clkdiv：时钟分频（95HZ） debounce：去抖电路 clock_pulse：单脉冲发生器 counter：地址计数器 §Xilinx IP Core — — 基于块RAM的单口ROM * VLSI系统设计 * §Nexys3TM主要模块的设计（1）— — 按键 按下任何按钮，在稳定之前都会有几毫秒得轻微抖动，导致输入在0和1之间变 化，而时钟沿到来时发生这种抖动，将导致将错误的值所存到寄存器中。 上图为基于移位寄存器的去抖电路，时钟信号clk必须足够低，这样开关都动在 3个时钟周期前即可结束。 只有输入信号在连续3个时钟周期都为1时，输出才为1，从而去除抖动。 按键去抖电路 * VLSI系统设计 * §Nexys3TM主要模块的设计（1）— — 按键 单脉冲生成器 * VLSI系统设计 * 基于块RAM的单口ROM： 利用CORE Generator创建一个大小为16×8bit的基于块RAM的单口RAM。 分别用按钮btn[0]和btn[1]控制写RAM和读RAM。每按一次btn[0]，将写入地 址+1，并在写使能的控制下，将8个slide switch表示的8位数据写入的RAM相 应地址；每按一次btn[1]，将读取地址+1，从RAM相应地址读取一个8位数据， 用7段数码管显示。此外，用LED灯显示写地址和读地址。 Tips：每当使用一个新IP的时候，需要仔细阅读Data Sheet，保证配置和使 用的正确性、高效性。 §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * §Xilinx IP Core — — 基于块RAM的单口RAM clkdiv：时钟分频（95HZ） debounce：去抖电路 clock_pulse：单脉冲发生器 counter：读/写地址计数器 sel_addr：RAM地址生成器 binbcd8：8位二进制转BCD * VLSI系统设计 * 存储器类型 时钟设置（双端口RAM/ROM） 同步时钟/异步时钟 字节写使能 RAM/ROM构造算法 §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * 单端口ROM 单端口RAM 单端口RAM 简单双端口 RAM 双端口 RAM 一个读端口（A） 一个写端口（B） 两套完全独立的读写端口 Memory Type配置 §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * Write Enable配置 Write Enable: (写字节使能位) 允许将向地址指定的RAM单元内，写入特定字节 8bit宽度：每个字节不带奇偶校验位，存储单元宽度必须是8的整倍数。 9bit宽度：每个字节带1位奇偶校验位，存储单元宽度必须是9的整倍数。 WE[N-1:0]：N是写入数据的字节数，写操作过程中，输入数据对应为“1”的字 节被写入存储器。 §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * Memory Algorithm配置 最小面积算法：使用最少数目的块RAM基元，同时减少输出端多路分支数目。 最低功耗算法：减少读写期间被访问的块RAM的数目。 固定基元（primitives）算法：允许设计者选定块RAM基元类型。 §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * 设置存储器宽度（width） 设置存储器深度（depth） 表示端口读/写操作的关系 - Write First - Read First No Change 对于双端口RAM，当发生地址 冲突时，要特别注意该项配置 §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * Operating Mode配置 Write First Mode §Xilinx IP Core — — 基于块RAM的单口RAM * VLSI系统设计 * Operating Mode配置 Read First Mode §Xilinx IP Core — — 基于块RAM的单口RAM * VLS