毕业论文（设计）基于Verilog的UART模块的设计电子设计说明书.docVIP

电子课程设计 实践报告 题 目：基于Verilog的UART模块的设计 班 级： 信科07-4班 学 号： 姓 名： 姚万华 指导教师： 孙统风 中国矿业大学计算机学院 2010-6-2 摘 要 UART(即 Universal Asynchronous Receiver Transmitter通用异步收发器)是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。通过应用 EDA技术,基于 CPLD/ FPGA器件设计与实现 UART的波特率产生器、UART发送器和接收器及其整合电路,目的是熟练运用 Verilog HD语言,掌握 CPLD芯片的使用。波特率发生器、接收器和发送器是UART的三个核心功能模块，利用Verilog HDL语言对这三个功能模块进行描述并加以整合，通过MaxPlusII10.01仿真，用串口调试助手进行验证，其结果完全符合UART协议的要求和预期的结果。 关