七个加数的并行同步加法器研究 毕业论文.doc

七个加数的并行同步加法器研究 论文提纲 摘 要:微处理器中的算术逻辑单元包括算术运算和逻辑运算，加法器是其重要的组成部分。由于传统的加法器同时只能进行两个数相加，成为制约微处理器速度的瓶颈。如果能够找到多个加数并行同步相加的设计方案并设计出新的加法器电路，则既可以克服传统加法器不能同时进行多个数相加的缺点，同时也可以提高其它算术运算的速度。基于此，以七个四位二进制加数为例研究了并行同步加法器的设计原理、工作过程，并进行了模拟验证。结果证明了该研究方案的正确性、可行性和快速性，完全可以应用到新的微处理器的设计中，进而推动微处理器设计理念的变革。 关键词:半加器,全加器,超前进位加法器,4位超前进位加法器 1 引言 2 原理与结构设计 3 总体电路设计 4 模块结构与功能介绍 4.1 模块s0a、c01a、c02a结构与功能介绍 4.1.1 模块s0a结构与功能介绍 4.1.2 模块c01a结构与功能介绍 4.1.3 模块c02a结构与功能介绍 4.2 模块ha1、ha2、ha3结构与功能介绍 4.3 模块fa1、fa2、fa3结构与功能介绍 4.4 超前进位加法器 5 仿真验证 5.1 功能验证 5.2 时间仿真 结束语 参考文献 摘要、关键词译文 七个加数的并行同步加法器研究 摘 要:微处理器中的算术逻辑单元包括算术运算和逻辑运算，加法器是其重要的组成部分。由于传统的加法器同时只能进行两个数相加，成为制约微处理器速度的瓶颈。如果能够找到多个加数并行同步相加的设计方案并设计出新的加法器电路，则既可以克服传统加法器不能同时进行多个数相加的缺点，同时也可以提高其它算术运算的速度。基于此，以七个四位二进制加数为例研究了并行同步加法器的设计原理、工作过程，并进行了模拟验证。结果证明了该研究方案的正确性、可行性和快速性，完全可以应用到新的微处理器的设计中，进而推动微处理器设计理念的变革。 关键词:半加器,全加器,超前进位加法器,4位超前进位加法器 1 引言 电子计算机是由具有各种逻辑功能的逻辑部件组成的,这些逻辑部件按其功能结构又可分为组合逻辑电路和时序逻辑电路。所谓组合逻辑电路是由门电路组合而成的逻辑电路,加法器就属于其中的组合逻辑电路。[1-2] 在计算机中,中央微处理器（CPU））kip Adders)、进位选择加法器(CSLA:Carry-SeLect Adders)、超前进位加法器(CLA:Carry-Lookahead Adders)等[6]。它们都是利用各位之间的状态(进位传递函数P、进位产生函数G等)来预先产生进位信号,以此降低进位从低位向高位传递的时间[6]。但这些加法器一次只能进行两个数相加，对多个数相加需要逐个相加，这显然影响了运算速度。本文通过七个4位二进制加数的并行同步加法器的研究，探讨了多个加数相加的并行同步加法器的设计原理及工作过程，最后通过软件MAX+plus II对设计方案进行了功能验证和时间仿真。 2 原理与结构设计 如图1所示，这是七个四位二进制数相加的平面结构原理图，加数分别用a3、a2、a1、a0;b3、b2、b1、b0;c3、c2、c1、c0;d3、d2、d1、d0;e3、e2、e1、e0;f3、f2、f1、f0;g3、g2、g1、g0表示，它们均是二进制数。因为七个四位二进制数相加所得最大和用二进制表示是七位，故用S6、S5、S4、S3、S2、S1、S0表示最后的和。又七个一位二进制数相加最大和是111，因此它们的进位有两个，分别用c01a、c02a;c11a、c12a;c21a、c22a;c31a、C32表示。 下面对图1进行分析：a0、b0、c0、d0、e0、f0、g0相加得本位和s0a与两进位c01a、co2a;a1、b1、c1、d1、e1、f1、g1相加得本位和s1a与两进位c11a、c12a;a2、b2、c2、d2、e2、f2、g2相加得本位和s2a与两进位c21a、c22a;a3、b3、c3、d3、e3、f3、g3相加得本位和s3a与两进位c31a、c32a，图中的c-1和c-2是低位模块传来的进位。如图1示，s0a与c-1，c22a与c31a采用半加器，所得和分别是s0b、s4b，进位分别为c0b、c4b。s1a、c-2、c01a，s2a、c02a、c11a，s3a、c12a、c21a采用全加器，所得和分别为s3b、s2b、s1b，进位分别为c3b、c2b、c1b。图中s5b=c32a。这是推理的第一步。下面进行推理的第二步：S0就是s0b，s1b与c0b采用半加器，得和S1与进位C1，可以看出，进位C1，以及s2b与c1b、s3b与c2b、s4b与c3b、s5b与c4b组